KR101167193B1 - Semiconductor device, method for forming isolation layer thereof and method for manufacturing a semiconductor - Google Patents

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Abstract

본 발명은 모트가 발생된 지역에 금속 실리사이드층이 침투하여 형성되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 액티브 영역과 필드 영역이 정의된 기판을 제공하는 단계와, 상기 필드 영역의 기판에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 양측 상부 모서리로부터 일정거리까지의 상기 기판을 식각하여 상기 제1 트렌치의 양측 상기 기판에 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치를 포함한 상기 기판 상부의 단차를 따라 제1 절연막을 증착하는 단계와, 상기 제1 절연막을 식각하여 상기 제2 트렌치의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 제1 트렌치가 매립되도록 제2 절연막을 증착하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.The present invention is to provide a method for forming a device isolation film of a semiconductor device that can prevent the metal silicide layer from penetrating into the region where the mote is generated. To this end, the present invention provides a substrate in which an active region and a field region are defined. Providing a first trench in a substrate of the field region, etching the substrate to a predetermined distance from upper edges of both sides of the first trench, and etching the substrate to both sides of the first trench. Forming a second trench having a width wider than that of the trench, depositing a first insulating film along a step of an upper portion of the substrate including the first and second trenches, etching the first insulating film, and etching the second insulating film Forming spacers on inner walls of the trenches, and depositing a second insulating film to fill the first trenches. It provides a method for forming a device isolation film body element.

STI, 소자분리막, 금속 실리사이드층, 스페이서, 누설전류. STI, device isolation layer, metal silicide layer, spacer, leakage current.

Description

반도체 소자, 반도체 소자의 소자분리막 형성방법 및 반도체 소자의 제조방법{SEMICONDUCTOR DEVICE, METHOD FOR FORMING ISOLATION LAYER THEREOF AND METHOD FOR MANUFACTURING A SEMICONDUCTOR}Semiconductor device, method for forming device isolation film of semiconductor device and method for manufacturing semiconductor device {SEMICONDUCTOR DEVICE, METHOD FOR FORMING ISOLATION LAYER THEREOF AND METHOD FOR MANUFACTURING A SEMICONDUCTOR}

도 1은 종래기술에 따라 형성된 반도체 소자의 소자분리막 상부 측벽 부분에 금속 실리사이드층이 형성되는 문제점을 나타낸 SEM 사진.1 is a SEM photograph showing the problem that the metal silicide layer is formed on the upper sidewall portion of the isolation layer of the semiconductor device formed according to the prior art.

도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시된 공정단면도.2 to 7 are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention.

도 8은 도 2 내지 도 7을 통해 형성된 반도체 소자의 소자분리막을 구비하는 반도체 소자의 제조방법을 설명하기 위해 도시된 단면도.FIG. 8 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a device isolation film of the semiconductor device formed through FIGS. 2 to 7.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

B : 액티브 영역 C : 필드 영역B: active area C: field area

10 : 반도체 기판 11 : 패드 산화막10 semiconductor substrate 11 pad oxide film

12 : 패드 질화막 13 : 제1 트렌치12 pad nitride film 13 first trench

14 : 포토레지스트 패턴 15, 16 : 식각공정14 photoresist pattern 15, 16 etching process

17 : 제2 트렌치 18 : 제1 절연막17: second trench 18: first insulating film

18a : 소자분리 스페이서 20 : 제2 절연막18a: device isolation spacer 20: second insulating film

21 : 소자분리막 22 : 게이트 절연막21 device isolation layer 22 gate insulating film

23 : 폴리 실리콘 24 : 게이트 전극23 polysilicon 24 gate electrode

25 : 게이트 스페이서 26 : 소오스/드레인 접합25 gate spacer 26 source / drain junction

27 : 금속 실리사이드층27: metal silicide layer

본 발명은 반도체 소자, 반도체 소자의 소자분리막 형성방법 및 반도체 소자의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 기술을 적용하는 반도체 소자, 반도체 소자의 소자분리막 형성방법 및 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method of forming a device isolation film of a semiconductor device, and a method of manufacturing a semiconductor device. In particular, a semiconductor device, a method of forming a device isolation film of a semiconductor device, and a method of manufacturing a semiconductor device employing a shallow trench isolation technology It is about.

반도체 소자가 고집적화 됨에 따라 반도체 장치의 제조공정이 더욱 복잡해지고 있다. 또한, 단위 소자분리(Isolation) 방법에 있어서, 작은 면적에서 우수한 전기적 특성을 갖는 소자 격리 기술의 개발이 절실히 요구되고 있다.As semiconductor devices are highly integrated, the manufacturing process of semiconductor devices becomes more complicated. In addition, in the device isolation method, there is an urgent need for the development of device isolation technology having excellent electrical characteristics in a small area.

이에 따라, 현재 사용되고 있는 소자 격리 기술(technique)은 반도체 기판을 격리에 필요한 깊이만큼 식각하여 트렌치(trench)를 형성하고 그 내부를 화학기상즉착(CVD) 방식에 의해 산화막으로 채운 후 평탄화하여 소자분리막을 형성하는 얕은 트렌치 격리(Shallow Trench Isolation, 이하, STI라 함) 기술이다.Accordingly, currently used device isolation technology (etching) to form a trench by etching the semiconductor substrate to the depth required for isolation, filling the inside with an oxide film by chemical vapor deposition (CVD) method and then planarized Shallow Trench Isolation (STI) technology to form the

이와 같은 일반적인 STI 기술을 적용하여 소자분리막을 형성하면 소자분리막의 양측 상부 모서리 부분에서 모트(moat)가 발생될 가능성이 크다. 이러한 모트 발생은 소오스/드레인 접합(junction)의 컨택 저항을 감소시키기 위해 후속 공정을 통해 형설될 금속 실리사이드층이 소오스/드레인 접합의 상부 외에도 모트 발생 지역으로 침투하여 형성('A' 부위 참조)되는 문제점을 유발한다. 따라서, 모트 발생 지역에 침투하여 형성된 금속 실리사이드층을 통해 소오스/드레인 접합의 깊이 방향으로 누설 전류가 흐르게 된다. 이는, 반도체 소자의 동작 특성을 열화시키는 원인이 된다.When the device isolation layer is formed by applying such a general STI technology, a moat is likely to occur at both upper edge portions of the device isolation layer. This mortise is formed by the penetration of the metal silicide layer, which will be formed through subsequent processes, to penetrate into the mote generating region in addition to the top of the source / drain junction to reduce contact resistance of the source / drain junction (see 'A' site). Cause problems. Therefore, leakage current flows in the depth direction of the source / drain junction through the metal silicide layer formed by penetrating the mote generating region. This causes a deterioration in operating characteristics of the semiconductor element.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 모트가 발생된 지역에 금속 실리사이드층이 침투하여 형성되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and provides a device isolation film forming method of a semiconductor device capable of preventing the metal silicide layer from penetrating into a region where a mote is generated. There is this.

또한, 본 발명은 상기한 소자분리막 형성방법을 이용하여 소오스/드레인 접합에 흐르는 누설 전류를 억제할 수 있는 반도체 소자 및 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device capable of suppressing a leakage current flowing in a source / drain junction using the device isolation film forming method described above.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역과 필드 영역이 정의된 기판을 제공하는 단계와, 상기 필드 영역의 기판에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 양측 상부 모서리로부터 일정거리까지의 상기 기판을 식각하여 상기 제1 트렌치의 양측 상기 기판에 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치를 포함한 상기 기판 상부의 단차를 따라 제1 절연막을 증착하는 단계와, 상기 제1 절연막을 식각하여 상기 제2 트렌치의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 제1 트렌치가 매립되도록 제2 절연막을 증착하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method including providing a substrate in which an active region and a field region are defined, forming a first trench in a substrate of the field region, and forming the first trench. Etching the substrate to a predetermined distance from both upper edges of the second trench to form second trenches having widths wider than the first trenches on both sides of the first trench, and including the first and second trenches. Depositing a first insulating film along a step on the substrate, etching the first insulating film to form a spacer on an inner wall of the second trench, and forming a second insulating film to fill the first trench. It provides a device isolation film forming method of a semiconductor device comprising the step of depositing.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기 본 발명의 일측면에 따라 형성된 소자분리막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 기판에 소오스/드레인 접합을 형성하는 단계와, 상기 소자분리막의 양측으로 노출된 상기 소오스/드레인 접합의 상부에 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
나아가, 상기에서 설명한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 필드 영역의 기판에 형성된 제1 트렌치; 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치; 상기 제2 트렌치의 내측벽에 형성된 스페이서; 상기 제1 트렌치를 매립한 제2 절연막; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극의 양측으로 형성된 소오스/드레인 접합; 및 상기 소오스/드레인 접합의 상부에 형성된 금속 실리사이드층을 포함하되, 상기 제2 트렌치는 상기 기판을 기준으로 상기 소오스/드레인 접합보다 얕게 형성되며, 상기 금속 실리사이드층의 두께는 상기 스페이서의 두께보다 얕게 형성되는 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention according to another aspect for achieving the above object, providing a substrate having a device isolation film formed in accordance with one aspect of the present invention, forming a gate electrode on the substrate, Forming a source / drain junction on the substrate exposed to both sides of the gate electrode, and forming a metal silicide layer on top of the source / drain junction exposed on both sides of the device isolation layer. It provides a manufacturing method.
Furthermore, the present invention according to another aspect for achieving the above object, the first trench formed in the substrate of the field region; A second trench having a width wider than the first trench; A spacer formed on an inner wall of the second trench; A second insulating film filling the first trench; A gate electrode formed on the substrate; Source / drain junctions formed on both sides of the gate electrode; And a metal silicide layer formed on the source / drain junction, wherein the second trench is formed to be shallower than the source / drain junction based on the substrate, and the thickness of the metal silicide layer is smaller than the thickness of the spacer. It provides a semiconductor device, characterized in that formed.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

실시예Example

도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 2 to 7 are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 2 to 7 are the same components that perform the same function.

먼저, 도 2에 도시된 바와 같이, 액티브 영역(active region; B) 및 필드 영역(device isolation region; C)이 정의된 기판(10)을 제공한다.First, as shown in FIG. 2, a substrate 10 in which an active region B and a device isolation region C are defined is provided.

이어서, 도면에 도시되지는 않았으나, 웰 이온주입 공정을 실시하여 기판(10)에 소정 타입의 웰(미도시)을 형성하고 문턱전압 조절 이온주입 공정을 실시한다. 예컨대, 웰은 5족 물질인 인(P), 비소(As)와 같은 n형 불순물을 이용하여 n-웰로 형성하거나, 3족 물질인 붕소(B)와 같은 p형 불순물을 이용하여 p-웰로 형성한다.Subsequently, although not shown in the drawing, a well ion implantation process is performed to form a well (not shown) of a predetermined type in the substrate 10 and the threshold voltage implantation ion implantation process is performed. For example, the wells are formed into n-wells using n-type impurities such as phosphorus (P) and arsenic (As), which are Group 5 materials, or p-wells using p-type impurities such as boron (B), which are Group 3 materials. Form.

이어서, STI 공정을 실시하여 필드 영역(C)의 기판(10)에 제1 트렌치(13)를 형성한다. 예컨대, 액티브 영역(B) 및 필드 영역(C)을 포함한 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 순차적을 증착한 후 이들을 식각하여 필드 영역(C)의 기판(10)을 노출시킨다. 그리고, 노출된 기판(10)을 식각하여 필드 영역(C)의 기판(10)에 제1 트렌치(13)를 형성한다.Subsequently, an STI process is performed to form the first trenches 13 in the substrate 10 in the field region C. FIG. For example, after sequentially depositing the pad oxide film 11 and the pad nitride film 12 on the substrate 10 including the active region B and the field region C, the substrate 10 of the field region C is etched by etching them. ). The exposed substrate 10 is etched to form a first trench 13 in the substrate 10 of the field region C.

이어서, 도 3에 도시된 바와 같이, 패드 질화막(12) 상에 포토레지스트(미도시)를 도포한 후 노광 및 현상공정을 실시하여 포토레지스트 패턴(14)을 형성한다. Subsequently, as shown in FIG. 3, a photoresist (not shown) is applied on the pad nitride film 12, followed by an exposure and development process to form a photoresist pattern 14.

이어서, 포토레지스트 패턴(14)을 마스크로 이용한 식각공정(15)을 실시하여 패드 질화막(12)을 식각한다. 이로써, 제1 트렌치(13) 상부 모서리 부분으로부터 일정 거리(L)까지의 패드 산화막(11)이 노출된다. 이때, 일정 거리(L)는 액티브 역역(B)의 디자인 룰(design rule)에 따라 결정된다.Next, an etching process 15 using the photoresist pattern 14 as a mask is performed to etch the pad nitride film 12. As a result, the pad oxide layer 11 is exposed from the upper edge portion of the first trench 13 to the predetermined distance L. As shown in FIG. In this case, the predetermined distance L is determined according to a design rule of the active station B.

이어서, 도 4에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(14)을 제거한다.Subsequently, as shown in FIG. 4, a strip process is performed to remove the photoresist pattern 14.

이어서, 식각된 패드 질화막(12)을 마스크로 이용한 식각공정(16)을 실시하여 노출된 패드 산화막(11)을 식각한 후, 노출된 제1 트렌치(13) 양측의 기판(10)을 일정 깊이(h)까지 식각한다. 이로써, 제1 트렌치(13)보다 넓은 폭을 갖는 제2 트렌치(17)가 형성된다. 여기서, 일정 깊이(h)는 후속공정을 통해 형성될 금속 실리사이드층(27, 도 8 참조)의 두께와 동일하거나 더 깊은 것이 바람직하다.Subsequently, an etch process 16 using the etched pad nitride film 12 as a mask is performed to etch the exposed pad oxide film 11, and then the substrate 10 on both sides of the exposed first trench 13 has a predetermined depth. Etch until (h). As a result, a second trench 17 having a wider width than the first trench 13 is formed. Here, the predetermined depth h is preferably equal to or deeper than the thickness of the metal silicide layer 27 (see FIG. 8) to be formed through the subsequent process.

이어서, 도 5에 도시된 바와 같이, 습식 식각공정을 실시하여 남아있는 패드 질화막(12; 도 4 참조)과 패드 산화막(11; 도 4 참조)을 모두 제거한다. Subsequently, as shown in FIG. 5, a wet etching process is performed to remove all of the remaining pad nitride film 12 (see FIG. 4) and the pad oxide film 11 (see FIG. 4).

이어서, 도면에 도시되지는 않았으나, 제1 트렌치(13, 도 4 참조) 및 제2 트렌치(17, 도 4 참조)를 포함한 기판(10) 상부의 단차를 따라 라이너 질화막(liner nitride)을 증착한다. 여기서, 라이너 질화막은 후속으로 진행될 산화공정시 스트레스(stress)에 의해 제1 및 제2 트렌치(13, 17) 내벽에서 발생하는 추가산화를 방지하기 위하여 증착된다. Subsequently, although not shown in the drawings, a liner nitride film is deposited along the stepped portion of the substrate 10 including the first trench 13 (see FIG. 4) and the second trench 17 (see FIG. 4). . Here, the liner nitride film is deposited to prevent further oxidation occurring in the inner walls of the first and second trenches 13 and 17 by stress during the subsequent oxidation process.

이어서, 라이너 질화막 상부의 단차를 따라 제1 절연막(18)을 증착한다. 이때, 제1 절연막(18)은 질화막 또는 산화막 계열의 물질을 증착한다.Subsequently, the first insulating film 18 is deposited along the stepped portion of the liner nitride film. In this case, the first insulating layer 18 deposits a nitride film or an oxide film-based material.

이어서, 도 6에 도시된 바와 같이, 건식식각공정(19)을 실시하여 제1 절연막(18; 도 5 참조)을 식각한다. 이로써, 제2 트렌치(17)의 내측벽에 제1 절연막(18)으로 이루어진 소자분리 스페이서(18a)가 형성된다.Next, as illustrated in FIG. 6, the dry etching process 19 is performed to etch the first insulating layer 18 (see FIG. 5). As a result, the device isolation spacer 18a formed of the first insulating layer 18 is formed on the inner wall of the second trench 17.

이어서, 도 7에 도시된 바와 같이, 제1 트렌치(13, 도 4 참조)가 매립되도록 제2 절연막(20)을 증착한다. 이때, 제2 절연막(20)은 산화막 계열의 물질을 증착한다.Subsequently, as illustrated in FIG. 7, the second insulating layer 20 is deposited to fill the first trench 13 (see FIG. 4). In this case, the second insulating film 20 deposits an oxide film-based material.

이어서, 기판(10)을 평탄화 정지막으로 하는 평탄화공정, 바람직하게는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 제2 절연막(20)을 평탄화한다. 이로써, 양측 상부 모서리에 소자분리 스페이서(18a)를 구비하는 소자분리막(21)이 형성된다.Subsequently, the second insulating film 20 is planarized by performing a planarization process, preferably a chemical mechanical polishing (CMP) process, wherein the substrate 10 is a planarization stop film. As a result, the device isolation layer 21 having the device isolation spacers 18a at both upper edges thereof is formed.

즉, 본 발명의 바람직한 실시예에 의한 반도체 소자의 소자분리막 형성방법에 따르면, 모트가 발생하는 지역에 소자분리 스페이서(18a)를 형성하여 후속 공정을 통해 형성될 금속 실리사이드층(27, 도 8 참조)이 모트 발생 지역으로 침투하여 형성되는 것을 방지할 수 있다.That is, according to the method for forming a device isolation film of a semiconductor device according to a preferred embodiment of the present invention, the device isolation spacer 18a is formed in a region where a mote is generated, and thus the metal silicide layer 27, which will be formed through a subsequent process, may be referred to. ) Can be prevented from penetrating into the mote generating area.

도 8은 도 2 내지 도 7을 통해 형성되는 반도체 소자의 소자분리막(21)을 구비하는 반도체 소자의 제조방법을 설명하기 위해 도시된 단면도이다.8 is a cross-sectional view illustrating a method of manufacturing a semiconductor device including the device isolation layer 21 of the semiconductor device formed through FIGS. 2 to 7.

도 8을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법은 다음과 같다.Referring to FIG. 8, a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention is as follows.

먼저, 소자분리 스페이서(18a)를 구비하는 소자분리막(21)이 형성된 기판(10) 상에 게이트 절연막(22) 및 폴리 실리콘(23)을 증착한 후 이를 식각하여 게이트 전극(24)을 형성한다. First, the gate insulating film 22 and the polysilicon 23 are deposited on the substrate 10 on which the device isolation film 21 including the device isolation spacers 18a is formed, and then the gate electrode 24 is formed by etching the gate insulating film 22. .

이어서, 게이트 전극(24)을 포함한 기판(10) 상부의 단차를 따라 제3 절연막(미도시)을 증착한 후 이를 식각하여 게이트 전극(24)의 양측벽에 게이트 스페이서(25)를 형성한다.Subsequently, a third insulating layer (not shown) is deposited along the stepped portion of the substrate 10 including the gate electrode 24 and then etched to form gate spacers 25 on both sidewalls of the gate electrode 24.

이어서, 게이트 스페이서(25)를 마스크로 이용하는 소오스/드레인 이온주입 공정을 실시하여 게이트 스페이서(25)의 양측으로 노출된 기판(10)에 소오스/드레인 접합(26)을 형성한다. 이때, 소오스/드레인 접합(26)은 소자분리 스페이서(18a)보다 깊에 형성한다.Subsequently, a source / drain ion implantation process using the gate spacer 25 as a mask is performed to form a source / drain junction 26 on the substrate 10 exposed to both sides of the gate spacer 25. At this time, the source / drain junction 26 is formed deeper than the device isolation spacer 18a.

이어서, 살리사이드(Self Aligned SiLICIDE, SALICIDE) 공정을 실시하여 실리콘(Si)이 노출된 영역, 즉 소오스/드레인 접합(26) 및 게이트 전극(24)의 상부에 금속 실리사이드층(27)을 형성한다. 이때, 금속 실리사이드층(27)은 소자분리 스페이서(18a)의 두께와 동일하거나 더 얇게 형성된다. Subsequently, a salicide (Self Aligned SiLICIDE) process is performed to form the metal silicide layer 27 on the silicon (Si) -exposed regions, that is, the source / drain junction 26 and the gate electrode 24. . In this case, the metal silicide layer 27 is formed to be the same as or thinner than the thickness of the device isolation spacer 18a.

즉, 본 발명의 바람직한 실시예에 의한 반도체 소자의 제조방법에 따르면, 모트가 발생되는 지역에 소자분리 스페이서(18a)를 구비하는 소자분리막(21)을 형성한 후, 소자분리막(21)이 형성된 기판(10) 상에 소정의 반도체 소자를 형성한다. 그리고, 반도체 소자의 컨택 저항 감소를 위해 소오스/드레인 접합(26)의 상부에 금속 실리사이드층(27)을 형성한다. 이를 통해, 모트가 발생되는 지역으로 금속 실리사이드층(27)이 침투하지 않고 소오스/드레인 접합(26)의 상부에만 금속 실리사이드층(27)이 형성된다. 따라서, 소오스/드레인 접합(26)에 흐르는 누설 전류를 억제할 수 있게 된다. That is, according to the method of manufacturing a semiconductor device according to the preferred embodiment of the present invention, after the device isolation film 21 having the device isolation spacer 18a is formed in the region where the mote is generated, the device isolation film 21 is formed. A predetermined semiconductor element is formed on the substrate 10. In addition, the metal silicide layer 27 is formed on the source / drain junction 26 to reduce the contact resistance of the semiconductor device. As a result, the metal silicide layer 27 is formed only on the source / drain junction 26 without the metal silicide layer 27 penetrating into the region where the mott is generated. Therefore, leakage current flowing through the source / drain junction 26 can be suppressed.

또한, 기판(10) 상부를 기준으로 소자분리 스페이서(18a)를 소오스/드레인 접합(26)보다 얕게 형성하므로 액티브 영역(C)의 면적은 그대로 유지할 수 있다. In addition, since the device isolation spacer 18a is formed to be shallower than the source / drain junction 26 with respect to the upper portion of the substrate 10, the area of the active region C may be maintained as it is.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면 모트가 발생되는 지역에 소자분리 스페이서를 구비하는 소자분리막을 형성한 후, 소자분리막이 형성된 기판 상에 소정의 반도체 소자를 형성한다. 그리고, 반도체 소자의 컨택 저항 감소를 위해 소오스/드레인 접합의 상부에 금속 실리사이드층을 형성한다. 이를 통해, 모트가 발생되는 지역으로 금속 실리사이드층이 침투하지 않고 소오스/드레인 접합의 상부에만 금속 실리사이드층이 형성되도록 한다. 따라서, 소오스/드레인 접합에 흐르는 누설 전류를 억제할 수 있게 되므로 반도체 소자의 동작특성을 개선시킬 수 있다.As described above, according to the present invention, after the device isolation film having the device isolation spacer is formed in the region where the mott is generated, a predetermined semiconductor device is formed on the substrate on which the device isolation film is formed. In order to reduce contact resistance of the semiconductor device, a metal silicide layer is formed on the source / drain junction. This allows the metal silicide layer to be formed only on top of the source / drain junction without penetrating the metal silicide layer into the area where the mott is generated. Therefore, the leakage current flowing through the source / drain junction can be suppressed, so that the operating characteristics of the semiconductor device can be improved.

Claims (14)

액티브 영역과 필드 영역이 정의된 기판을 제공하는 단계;Providing a substrate in which an active region and a field region are defined; 상기 필드 영역의 기판에 제1 트렌치를 형성하는 단계;Forming a first trench in the substrate of the field region; 상기 제1 트렌치의 양측 상부 모서리로부터 일정거리까지의 상기 기판을 식각하여 상기 제1 트렌치의 양측 상기 기판에 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치를 형성하는 단계;Etching the substrate to a predetermined distance from both upper edges of the first trench to form second trenches having a width wider than the first trench on both sides of the first trench; 상기 제1 및 제2 트렌치를 포함한 상기 기판 상부의 단차를 따라 제1 절연막을 증착하는 단계;Depositing a first insulating film along a step above the substrate including the first and second trenches; 상기 제1 절연막을 식각하여 상기 제2 트렌치의 내측벽에 각각 스페이서를 형성하는 단계; 및Etching the first insulating layer to form spacers on inner walls of the second trenches, respectively; And 상기 제1 트렌치가 매립되도록 제2 절연막을 증착하는 단계를 포함하되,Depositing a second insulating film to fill the first trench, 상기 기판을 기준으로 하는 상기 제2 트렌치의 깊이는 상기 제2 트렌치의 근방에 위치하는 반도체 소자의 소스/드레인 접합보다 얕게 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And a depth of the second trench relative to the substrate is formed to be shallower than a source / drain junction of the semiconductor device located near the second trench. 제 1 항에 있어서, The method of claim 1, 상기 제2 트렌치 형성을 위해 식각되는 상기 기판의 일정거리는 상기 액티브 영역의 디자인 룰에 따라 결정되는 반도체 소자의 소자분리막 형성방법.And a predetermined distance of the substrate etched to form the second trench is determined according to a design rule of the active region. 제 1 항 또는 제 2 항에 있어서,3. The method according to claim 1 or 2, 상기 제1 절연막은 질화막 또는 산화막 계열의 물질인 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the first insulating layer is a nitride or oxide based material. 제 1 항 또는 제 2 항에 있어서,3. The method according to claim 1 or 2, 상기 제2 트렌치의 깊이는 상기 제1 트렌치 저면과 상기 제2 트렌치 저면 사이의 깊이보다 상기 기판 상부로부터 얕게 형성되는 반도체 소자의 소자분리막 형성방법.And a depth of the second trench is shallower from an upper portion of the substrate than a depth between the bottom of the first trench and the bottom of the second trench. 제 1 항 또는 제 2 항에 있어서,3. The method according to claim 1 or 2, 상기 제1 및 제2 트렌치는 상기 기판을 격리에 필요한 깊이만큼 식각하여 트렌치(trench)를 형성하고 상기 트렌치의 내부를 막으로 채운 후 평탄화하여 소자분리막을 형성하는 얕은 트렌치 격리(STI: Shallow Trench Isolation) 공정을 실시하여 형성하는 반도체 소자의 소자분리막 형성방법.Shallow Trench Isolation in which the first and second trenches are etched to the depth necessary for isolation to form trenches, fill the inside of the trench with a film, and then planarize to form a device isolation layer. A device isolation film formation method for a semiconductor device formed by performing the process. 액티브 영역과 필드 영역이 정의된 기판을 제공하는 단계;Providing a substrate in which an active region and a field region are defined; 상기 필드 영역의 기판에 제1 트렌치를 형성하는 단계;Forming a first trench in the substrate of the field region; 상기 제1 트렌치의 양측 상부 모서리로부터 일정거리까지의 상기 기판을 식각하여 상기 제1 트렌치의 양측 상기 기판에 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치를 형성하는 단계;Etching the substrate to a predetermined distance from both upper edges of the first trench to form second trenches having a width wider than the first trench on both sides of the first trench; 상기 제1 및 제2 트렌치를 포함한 상기 기판 상부의 단차를 따라 제1 절연막을 증착하는 단계;Depositing a first insulating film along a step above the substrate including the first and second trenches; 상기 제1 절연막을 식각하여 상기 제2 트렌치의 내측벽에 각각 스페이서를 형성하는 단계; 및Etching the first insulating layer to form spacers on inner walls of the second trenches, respectively; And 상기 제1 트렌치가 매립되도록 제2 절연막을 증착하는 단계;Depositing a second insulating film to fill the first trench; 상기 기판 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 게이트 전극의 양측으로 노출된 상기 기판에 소오스/드레인 접합을 형성하는 단계; 및Forming a source / drain junction on the substrate exposed at both sides of the gate electrode; And 상기 소오스/드레인 접합의 상부에 금속 실리사이드층을 형성하는 단계를 포함하되,Forming a metal silicide layer on top of the source / drain junction, 상기 제2 트렌치는 상기 기판을 기준으로 상기 소오스/드레인 접합보다 얕게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the second trench is formed to be shallower than the source / drain junction based on the substrate. 제 6 항에 있어서, The method of claim 6, 상기 스페이서는 상기 금속 실리사이드층의 두께와 동일한 깊이로 형성하거나 더 깊게 형성하는 반도체 소자의 제조방법.The spacer is a method of manufacturing a semiconductor device is formed to a depth or the same depth as the thickness of the metal silicide layer. 제 6 항 또는 제 7 항에 있어서, 8. The method according to claim 6 or 7, 상기 금속 실리사이드층은 상기 게이트 전극 상부에도 형성되는 반도체 소자의 제조방법.The metal silicide layer is formed on the gate electrode. 제 6 항 또는 제 7 항에 있어서,8. The method according to claim 6 or 7, 상기 제1 절연막은 질화막 또는 산화막 계열의 물질인 반도체 소자의 제조방법.The first insulating film is a method of manufacturing a semiconductor device is a nitride film or oxide film-based material. 제 6 항 또는 제 7 항에 있어서,8. The method according to claim 6 or 7, 상기 제2 트렌치의 깊이는 상기 제1 트렌치 저면과 상기 제2 트렌치 저면 사이의 깊이보다 상기 기판 상부로부터 얕게 형성되는 반도체 소자의 제조방법.And a depth of the second trench is shallower from an upper portion of the substrate than a depth between the bottom of the first trench and the bottom of the second trench. 제 6 항 또는 제 7 항에 있어서,8. The method according to claim 6 or 7, 상기 제1 및 제2 트렌치는 상기 기판을 격리에 필요한 깊이만큼 식각하여 트렌치(trench)를 형성하고 상기 트렌치의 내부를 막으로 채운 후 평탄화하여 소자분리막을 형성하는 얕은 트렌치 격리(STI: Shallow Trench Isolation) 공정을 실시하여 형성하는 반도체 소자의 제조방법.Shallow Trench Isolation in which the first and second trenches are etched to the depth necessary for isolation to form trenches, fill the inside of the trench with a film, and then planarize to form a device isolation layer. A method for manufacturing a semiconductor device, which is formed by performing a process). 필드 영역의 기판에 형성된 제1 트렌치;A first trench formed in the substrate of the field region; 상기 제1 트렌치보다 넓은 폭을 갖는 제2 트렌치;A second trench having a width wider than the first trench; 상기 제2 트렌치의 내측벽에 형성된 스페이서;A spacer formed on an inner wall of the second trench; 상기 제1 트렌치를 매립한 제2 절연막;A second insulating film filling the first trench; 상기 기판 상에 형성된 게이트 전극;A gate electrode formed on the substrate; 상기 게이트 전극의 양측으로 형성된 소오스/드레인 접합; 및Source / drain junctions formed on both sides of the gate electrode; And 상기 소오스/드레인 접합의 상부에 형성된 금속 실리사이드층을 포함하되,It includes a metal silicide layer formed on top of the source / drain junction, 상기 제2 트렌치는 상기 기판을 기준으로 상기 소오스/드레인 접합보다 얕게 형성되며,The second trench is formed to be shallower than the source / drain junction with respect to the substrate, 상기 금속 실리사이드층의 두께는 상기 스페이서의 두께보다 얕게 형성되는 것을 특징으로 하는 반도체 소자.The thickness of the metal silicide layer is a semiconductor device, characterized in that formed to be shallower than the thickness of the spacer. 제 12 항에 있어서,13. The method of claim 12, 상기 반도체 소자는,The semiconductor device, 상기 제1 및 제2 트렌치의 단차를 따라 형성된 라이너 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자.And a liner nitride film formed along the steps of the first and second trenches. 제 12 항에 있어서,13. The method of claim 12, 상기 제2 트렌치의 깊이는 상기 제1 트렌치의 저면과 상기 제2 트렌치의 저면 사이의 깊이보다 상기 기판의 상부로부터 얕게 형성되는 것을 특징으로 하는 반도체 소자.And the depth of the second trench is shallower from the top of the substrate than the depth between the bottom of the first trench and the bottom of the second trench.
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