KR20080028544A - 컨파인드 셀 구조를 갖는 상변환 기억 소자 및 그의제조방법 - Google Patents

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Abstract

본 발명은 리세트 전류를 감소시킨 컨파인드 셀(confined cell) 구조를 갖는 상변환 기억 소자(Phase change RAM device) 및 그의 제조방법을 개시하며, 개시된 본 발명에 따른 상변환 기억 소자의 제조방법은, 반도체기판 상에 패턴 형태로 하부전극을 형성하는 단계와, 상기 하부전극을 덮도록 기판 전면 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 하부전극을 노출시키는 홀을 형성하는 단계와, 상기 홀 내에 AL-CVD 공정에 따라 상변화 물질을 선택적으로 증착하여 플러그 형태의 상변환막을 형성하는 단계와, 상기 상변환막을 포함한 절연막상에 패턴 형태로 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
PRAM, 컨파인드 셀, GST, CVD-GST, ALD-GST

Description

컨파인드 셀 구조를 갖는 상변환 기억 소자 및 그의 제조방법{PRAM device having confined cell structure and method of manufacuring the same}
도 1은 종래의 컨파인드 셀 구조를 갖는 상변환 기억 소자를 도시한 단면도.
도 2는 종래의 노멀 셀 구조와 컨파인드 셀 구조간 접촉 면적 감소에 따른 리세트 전류 감소를 보여주는 도면.
도 3은 컨파인드 셀 구조에서 접촉 면적 감소와 홀 깊이의 증가에 따른 리세트 전류의 감소 경향을 도시한 그래프.
도 4는 본 발명에 따른 상변환 기억 소자를 도시한 단면도.
도 5a는 본 발명에 따라 히터를 이중막 구조로 형성한 경우에서의 SPM 용액으로 히터 물질을 리세스시킨 후의 홀을 보여주는 SEM 사진.
도 5b는 본 발명에 따라 히터를 이중막 구조로 형성한 경우에서의 AL-CVD 공정을 이용한 상변화막의 증착시 금속 재질의 히터 상에 상변화막이 선택적으로 증착된 상태를 보여주는 SEM 사진.
도 6은 본 발명의 일실시예에 따른 AL-CVD 공정을 이용한 상변환막 증착시의 펄드 파형도.
도 7 내지 9는 본 발명의 다른 실시예에 따른 AL-CVD 공정을 이용한 상변환막 증착시의 펄드 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 반도체 기판 42 : 하부전극
43 : 절연막 44 : 상부전극
46 : 상변환막 50 : 히터
H : 홀
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 리세트 전류를 감소시킨 컨파인드 셀(confined cell) 구조를 갖는 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
현재, 반도체 산업계의 주된 화두 가운데 하나는 SoC(System on a Chip) 기술을 어떻게 조기에 먼저 개발하여 상용화할 수 있느냐에 모아지고 있다. 특히, 본격적인 SoC 기술에 앞서 논리소자(Logic Device)와 메모리 소자를 결합한 형태를 갖는 소자를 개발하려는 연구가 활발히 진행중이다.
그러나, 현재 메모리 반도체 시장을 양분하고 있는 디램(DRAM)과 플래쉬 메모리(Flash Memory)는 논리소자와 함께 임베디드 메모리(Embeded Memory)로 집적함에 있어서 공정상의 난점을 다수 보유하고 있다.
또한, 날로 그 중요성이 커지는 모바일 어플리케이션(Mobile Application)을 위한 SoC의 기억 소자는 비휘발성, 저전력 구동, 빠른 동작속도, 높은 집적도, 낮 은 생산원가 등의 특성이 요구되는데, 디램은 전원이 차단되면 기록된 데이터가 지워지는 휘발성 메모리 소자이고 리프레쉬 전압이 필요하기 때문에 스탠바이(stand-by) 상태에서 전력소비가 지나치게 큰 단점이 있고, 플래쉬 메모리는 비휘발성 메모리이고 집적도를 향상시키는 것이 유리하지만, 데이터를 쓰기 위해 높은 전압이 필요하고, 동작속도가 느리며, 읽기/쓰기 동작의 반복 횟수에 한계를 가지고 있다.
따라서, 디램과 플래쉬 메모리가 원천적으로 가진 한계를 극복하고 단품 메모리로서 뿐만 아니라 궁극적으로 SoC 기술에 응용 가능한 비휘발성 메모리로 응용하기 위해, 최근들어, 강유전체 기억 소자(이하, FeRAM), 상변환 기억 소자(Phase change RAM device; 이하, PRAM), 자성체 기억 소자(이하, MRAM) 등의 연구가 활발히 진행되고 있다.
그런데, FeRAM은 집적도를 증대시키는 것이 어렵고, 읽기/쓰기를 반복적으로 행한 이후에 특성이 열화되는 현상이 나타나는 문제를 안고 있다. 그리고, MRAM은 데이터를 읽기 위한 센싱 마진(sensing margin)이 지나치게 작고, 디지트 라인(Digit Line)이 별도로 필요하며, 집적화될수록 인접 셀간의 간섭 문제가 발생하여 고집적화에 장애를 안고 있다.
이에 반해, PRAM은 구조가 단순하고, 인접 셀간의 간섭 문제가 없기 때문에 고집적이 가능하며, 수십㎱의 빠른 읽기 속도, 수십∼수백㎱의 비교적 빠른 쓰기 속도를 가지고 있기 때문에 고속 동작이 가능한 것으로 알려져 있다. 또한, PRAM은 기존 씨모스 로직(CMOS logic) 공정과의 연계성이 우수하여 생산 비용을 절감할 수 있어서 상용화 측면에서도 매우 가능성이 있는 메모리로 평가받고 있다.
한편, PRAM을 제품화하여 메모리 시장에 진입하기 위해서는 셀 크기를 줄이고 신뢰성을 향상시켜 저가에 고집적도를 가지도록 하는 것이 중요하다. 이상적인 PRAM의 경우, 약 20㎚ 노드까지 스케일링이 가능하며, 단위 셀은 최소 6F2의 크기로 구현이 가능할 것으로 예상된다.
그러나, 현재 PRAM의 집적화에 걸림돌이 되고 있는 부분은 리세트(Reset) 상태로 전이시키기 위해 요구되는 전류가 1㎃ 정도로 매우 크다는 것이다. 현재 논리 소자에서 사용화되고 있는 트랜지스터의 허용 전류가 0.05㎃/0.1㎛인 것을 감안하면, 1㎃ 정도의 전류값은 트랜지스터의 크기를 줄이는데 큰 장애물로 작용하게 된다. 실제로 현재까지 보고된 64Mb PRAM의 경우 0.18㎛ 디자인룰에서 셀 크기가 15F2로, 이상적인 셀 크기와는 현격한 차이를 보이고 있다.
따라서, 고집적화된 PRAM을 개발하기 위해서는 리세트 전류를 줄이는 것이 반드시 해결되어야 할 과제이며, 현재 이에 대한 많은 연구가 진행되고 있다.
여기서, 상기 리세트 전류의 크기에 영향을 미치는 요인으로는 상변화 물질인 GeSbTe 켈코제나이드(chacogenide), 즉, 상변환막(이하, "GST"로 기재함)과 전극간의 접촉 면적, 구조, GST의 저항, 크기, 두께, 단열 특성 등이 있다.
이와 같은 여러 가지 요인들 중, 리세트 전류를 낮추기 위한 방법으로서 상변환막, 즉, GST와 전극의 저항을 변화시키는 방안을 들 수 있다. 이는 전기적 펄스를 가해 발생하는 주울열을 이용해서 GST의 상변화를 유도하게 되는데, GST 혹은 전극 자체의 저항을 크게 하면 발생하는 열 또한 증가하기 때문에 리세트 전류를 낮출 수 있는 것이다. 공통적인 측면에서, 질소가 함유된 Ar 기체 분위기에서 GST를 증착하게 되면, GST의 저항을 증가시킬 수 있음이 확인되었으며, 실제로, 질소가 도핑된 GST를 적용한 PRAM 소자의 경우, 0.6㎃-50㎱ 리세트 전류, 0.2㎃-100㎱ 세트 전류에서 동작할 수 있음이 보고되었다.
리세트 전류를 줄이기 위한 다른 방법으로서 GST와 전극 사이의 접촉 면적을 줄이는 방안을 들 수 있다. 접촉 면적의 감소는 국부적인 전류 밀도의 증가를 가져와 많은 주울열이 발생되게 한다. 따라서, 낮은 리세트 전류에서도 많은 열이 발생하므로 리세트 전류를 감소시킬 수 있는 것이다. 접촉 면적의 감소로 리세트 전류의 지속적인 감소를 가져와 40㎚의 접촉 면적에서는 1㎃ 이하의 리세트 전류를 나타낼 수 있다. 그러나, 50㎚ 이하의 작고 균일한 GST-전극간의 접촉을 형성하기 위해서는 CMP 공정과 같은 추가적인 공정이 필요하며, 지속적으로 접촉 면적을 감소시키는데 기술적인 한계가 있다.
리세트 전류를 줄이기 위한 또 다른 방법으로서 GST와 전극간 접촉 구조를 변경하여 프로그래밍 볼륨과 단열 특성을 조절하는 방안을 들 수 있다. GST와 전극간의 접촉면적이 줄어든다고 해도 전극을 통해 빠져나가는 열손실이 있기 때문에 리세트 전류를 줄이는 데는 한계가 있을 것으로 예상된다. 따라서, 전극을 통해 빠져나가는 열손실을 막는 단열 특성을 고려하여 도 1과 같은 컨파인드 셀(confined cell) 구조가 제안되었다.
도 1에 도시된 바와 같이, 하부전극(12)과 상부전극(14) 사이의 좁은 접촉면적에 GST(16)를 제한적으로 증착하게 되면, 열전도도가 낮은 GST(16)의 중심부에서 높은 열이 발생하게 되므로, 열전도도가 상대적으로 높은 금속재질의 전극들(12, 14)을 통해 빠져나가는 열손실을 최소화할 수 있다.
이러한 컨파인드 셀 구조는 도 2에 도시된 바와 같은 기존의 셀 구조에 비해 리세트 전류를 50% 이상 감소시킬 수 있다.
도 3은 컨파인드 셀 구조에서 접촉 면적 감소와 홀 깊이의 증가에 따른 리세트 전류의 감소 경향을 도시한 그래프로서, 도시된 바와 같이, 접촉 면적을 줄이고, 홀의 깊이를 깊게 하여 GST를 열적으로 고립시킬 경우, 리세트 전류를 더욱 줄일 수 있다.
그러나, 60㎚ 이하 직경 및 수십∼수백㎚ 깊이의 홀 내에 GST를 안정적으로 채워 넣기 위해서는 기존의 스퍼터를 이용한 공정으로는 불가능하다. 그래서, 현재로서는 컨파인드 셀 구조를 채택하더라도, 리세트 전류를 감소시키는데 그 한계가 있다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 60㎚ 이하 직경 및 수십∼수백㎚ 깊이의 홀에 GST를 안정적으로 채워 넣을 수 있도록 한 컨파인드 셀 구조를 갖는 PRAM 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 미세 직경 및 깊은 깊이를 갖는 홀 내에 GST를 안정적으로 채워 넣음으로써 리세트 전류를 효과적으로 낮춘 컨파인드 셀 구조를 갖는 PRAM 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 패턴 형태로 형성된 하부전극; 상기 하부전극을 포함한 반도체기판 상에 형성되며, 상기 하부전극을 노출시키는 홀을 구비한 절연막; 상기 홀 내에 플러그 형태로 형성되며, AL-CVD 공정에 따라 상변화 물질이 선택적으로 증착되어 형성된 GST; 및 상기 GST를 포함한 절연막 상에 형성된 상부전극;을 포함하는 컨파인드 셀 구조를 갖는 PRAM을 제공한다.
여기서, 상기 하부전극은 금속 재질로 이루어진 것을 특징으로 한다.
상기 홀은 60㎚ 이하의 직경 및 수십∼수백㎚의 깊이를 갖는 것을 특징으로 한다.
상기 홀 내의 하부전극과 GST 사이에 개재된 단일막 또는 이중막 구조의 히터를 더 포함하며, 상기 단일막 구조의 히터는 TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어지고, 상기 이중막 구조의 히터는 상기 하부전극과 접하는 W으로 이루어진 제1도전막과 상기 상변환막과 접하는 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막의 적층막으로 이루어진 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 패턴 형태로 하부전극을 형성하는 단계; 상기 하부전극을 덮도록 기판 전면 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 하부전극을 노출시키는 홀을 형성하는 단계; 상기 홀 내에 AL-CVD 공정에 따라 상변화 물질을 선택적으로 증착하여 플러그 형태의 GST를 형성하는 단계; 및 상기 GST를 포함한 절연막 상에 패턴 형태로 상부전극을 형성하는 단계; 를 포함하는 컨파인드 셀 구조를 갖는 PRAM의 제조방법을 제공한다.
여기서, 상기 하부전극은 금속 재질로 형성하는 것을 특징으로 한다.
상기 홀은 60㎚ 이하의 직경 및 수십∼수백㎚의 깊이로 형성하는 것을 특징으로 한다.
또한, 본 발명의 방법은, 상기 홀을 형성하는 단계 후, 그리고, 상기 GST를 형성하는 단계 전, 상기 홀 내에 리세스되게 히터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 히터는 단일막 또는 이중막 구조로 형성하며, 상기 단일막 구조의 히터는 TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 형성하고, 상기 이중막 구조의 히터는 상기 하부전극과 접하는 W으로 이루어진 제1도전막과 상기 상변환막과 접하는 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막의 적층막으로 형성하는 것을 특징으로 한다.
상기 단일막 구조의 히터는, TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질을 홀을 매립하도록 증착하는 단계; 상기 증착된 금속 물질을 평탄화시키는 단계; 및 상기 평탄화된 금속 물질의 표면을 황산과 과산화수소가 4:1의 비율로 혼합된 SPM 용액으로 리세스시키는 단계;를 차례로 진행해서 형성하는 것을 특징으로 한다.
상기 이중막 구조의 히터는, W으로 이루어진 제1도전막을 홀을 매립하도록 증착하는 단계; 상기 증착된 제1도전막을 에치백해서 리세스시키는 단계; 상기 제1도전막이 형성된 홀을 매립하도록 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막을 증착하는 단계; 상기 증착된 제2도전막의 표면을 평탄화시키는 단계; 및 상기 평탄화된 제2도전막의 표면을 황산과 과산화수소가 4:1의 비율로 혼합된 SPM 용액으로 리세스시키는 단계;를 차례로 진행해서 형성하는 것을 특징으로 한다.
상기 SPM 용액의 온도는 80∼140℃로 하는 것을 특징으로 한다.
상기 AL-CVD 공정에 따라 GST를 형성하는 단계는, 증착 온도를 100∼300℃로 하고, 증착 압력을 0.1∼10Torr로 하며, RF 플라즈마 파워를 10∼200W로 하고, 챔버 벽면의 온도를 50∼250℃로 하며, 캐니스터의 온도를 10∼100℃를 유지하고, 소오스 가스의 유량을 20∼200sccm으로 하며, 그리고, 샤워헤드와 척간 거리를 0.5∼10㎝로 유지하여 진행하는 것을 특징으로 한다.
상기 AL-CVD 공정에 따라 GST를 형성하는 단계는, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 한다.
상기 AL-CVD 공정에 따라 GST를 형성하는 단계는 [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 한다.
상기 AL-CVD 공정에 따라 GST를 단계는, [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 한다.
상기 AL-CVD 공정에 따라 GST를 형성하는 단계는, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 컨파인드 셀 구조를 구현함에 있어 GST를 단원자증착(Atomic Layer Deposition;이하, ALD)과 화학기상증착(Chemical Vapor Deposition;이하, CVD) 공정을 혼용한 AL-CVD 공정을 이용해서 형성한다.
상기 ALD 공정은 피복성이 우수하고 원자층 단위로 두께 조절이 가능하므로, 이러한 ALD 공정과 CVD 공정을 혼용할 경우, GST 증착을 위한 과도한 공정 시간없이도 미세 직경 및 깊은 깊이를 갖는 홀의 매립을 안정적으로 달성할 수 있다.
한편, 본 발명은 AL-CVD 공정을 이용해 GST를 증착함에 있어서, 주요 원소들의 전구체로서 증기압이 충분히 높고, 안정된 크기의 증기압 상태를 유지하며, 인체와 환경에 무해하고, 상압 상태에서도 안정하며, 열분해 온도가 낮고 반응성이 높아서 저온 공정이 가능하며, 액상이나 기상 상태의 것을 사용하되 고상인 경우에는 유기화합물 용매에 잘 녹는 것을 사용한다.
그러므로, 본 발명은 AL-CVD 공정을 이용해서 미세 직경 및 깊은 깊이를 갖는 홀 내에 GST를 안정적으로 채움으로써 리세트 전류를 0.1㎃ 정도까지 감소시킨 PRAM을 구현할 수 있다.
자세하게, 도 4는 본 발명에 따른 PRAM을 도시한 단면도로서, 이를 참조하여 그 구조 및 제조방법을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 PRAM은 GST(46)가 패턴 형태의 전극들(42, 44) 사이에 플러그 형태로 형성된 컨파인드 셀 구조를 갖는다. 또한, GST(46)가 형성된 홀(H) 내에는 상기 GST(46) 이외에 하부전극(42)과 접하도록 TiN, TiW, TiAlN, TiSiN 또는 W 등의 금속 물질로 이루어진 히터(50)가 함께 형성되며, 따라서, 단위 셀은 하부전극(42), 히터(50), GST(46), 그리고, 상부전극(44)이 차례로 적층된 구조를 갖게 된다.
여기서, 상기 히터(50)는 GST(46)에서 많은 열이 발생되도록 기능함은 물론 상기 GST(46)가 금속 성분 위에서만 선택적으로 증착되도록 기능하며, 단일막이 아닌 이중막 구조로도 형성 가능하고, 이중막 구조인 경우, 하부전극(42)과 접하는 제1도전물질로서는 W이, 그리고, GST(46)과 접하는 제2도전물질로서는 전술한 TiN, TiW, TiAlN 또는 TiSiN 등의 금속 물질이 사용된다.
이와 같은 컨파인드 셀 구조를 갖는 PRAM을 제조하기 위해 본 발명은 다음과 같은 공정을 진행한다.
먼저, 반도체기판(40) 상에 하부전극용 도전막, 바람직하게는, 금속막을 증착한 후, 이를 패터닝하여 금속 재질의 하부전극(42)을 형성한다. 그런다음, 상기 하부전극(42)을 덮도록 기판 전면 상에 두껍게 절연막(43)을 증착한 후, 그 표면을 평탄화시킨다.
다음으로, 절연막(43)을 식각해서 하부전극(42)을 노출시키는 홀(H)을 형성한다. 그런다음, 홀(H)을 매립하도록 TiN, TiW, TiAlN, TiSiN 또는 W 등의 금속 물질을 증착한 후, 그 표면을 CMP하여 평탄화시키고, 이어서, SPM 용액을 이용하여 일정 두께만큼을 리세스시켜 히터(50)를 형성한다. 상기 SPM 용액은 황산과 과산화수소가 4:1의 비율로 혼합된 혼합액이며, 그 온도는 80∼140℃ 정도로 함이 바람직하다.
여기서, 상기 히터(50)는 단일막 구조가 아닌 이중막 구조로 형성 가능하며, 상기 이중막 구조의 경우, 우선, 홀(H)을 매립하도록 W으로 이루어진 제1도전막을 증착한 후, 이를 에치백 기술을 이용하여 리세스시키고, 그런다음, 저부에 제1도전막이 형성된 홀(H)을 매립하도록 재차 전술한 금속 물질로 이루어진 제2도전막을 증착한 후, 그 표면을 CMP하여 평탄화시키고, 이어서, SPM 용액을 이용한 습식식각으로 제2도전막의 일정 두께를 리세스시켜서 히터(50)를 형성한다.
도 5a는 본 발명에 따라 히터를 이중막 구조로 형성한 경우에서의 SPM 용액으로 히터 물질(즉, 제2도전막)을 리세스시킨 후의 홀을 보여주는 SEM 사진이다.
계속해서, 홀(H) 내의 히터(50) 상에 플러그 형태로 GST(46)를 형성한다. 여기서, 본 발명에 따른 AL-CVD 공정을 이용한 GST(46)의 증착시 상기 GST(46)는 금속 물질로 이루어진 히터(50) 상에만 선택적으로 증착된다.
도 5b는 본 발명에 따라 히터를 이중막 구조로 형성한 경우에서의 AL-CVD 공정을 이용한 GST의 증착시 금속 재질의 히터 상에 GST가 선택적으로 증착된 상태를 보여주는 SEM 사진이다.
한편, AL-CVD 공정을 이용한 GST의 증착시, 본 발명은 다음과 같은 방법으로 증착 공정을 진행한다. 이때, 본 발명은 AL-CVD 공정을 이용한 GST의 증착시 증착 온도는 100∼300℃로 하며, 증착 압력은 0.1∼10Torr로 하고, RF 플라즈마 파워는 10∼200W로 하면서 항상 켜주며, 챔버 벽면(wall)의 온도는 50∼250℃로 하고, 소오스 가스의 전구체가 액상 또는 고상 상태로 담겨진 캐니스터(canister)의 온도는 Ge, Sb, Te에 대하여 각각 10∼100℃를 유지하고, 소오스 가스의 유량은 20∼200sccm으로 하며, 그리고, 샤워헤드(showerhead)와 척(chuck)간 거리는 0.5∼10㎝로 유지한다. 또한, 최종적으로 얻어진 GST(46)에서의 Ge:Sb:Te의 조성비는 2∼2.3 : 2∼2.3 : 5.4∼6 정도로 한다.
도 6은 본 발명의 일실시예에 따른 AL-CVD 공정을 이용한 GST 증착시의 펄스 파형도이다.
도시된 바와 같이, 챔버내에 RF 플라즈마를 인가한 상태에서 Sb의 소오스 가스를 플로우시킨다. 이때, Sb의 소오스 가스로는 Sb(i-C3H7)3를 이용한다. 그런다음, 챔버내에 Ar+H2 가스를 흘려주어 퍼지(purge)한 후, Te의 소오스 가스를 플로우시킨다. 이때, 상기 Te의 소오스 가스로서는 Te(i-C3H7)2를 이용한다.
이어서, 다시 챔버내에 Ar+H2 가스를 흘려주어 퍼지한 후, Ge의 소오스 가스 플로우와 Ar+H2 퍼지를 교번적으로 4회 진행한다. 이때, 상기 Ge의 소오스 가스로서는 Ge(i-C4H9)4를 이용한다. 그리고나서, Te의 소오스 가스를 재차 플로우시킨 후, Ar+H2를 흘려주어 퍼지한다.
이후, 상기와 같은 공정들, 즉, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하여 홀(H) 내에 플러그 형태의 GST(46)를 형성한다. 이때, 상기 공정들에서 RF 플라즈마 파워는 항상 켜준다.
한편, 통상의 ALD 공정은 퍼지(purge)시 챔버내부에 있는 소오스 가스를 완전히 제거하게 되는데, 본 발명의 AL-CVD 공정에서는 Ar+H2 퍼지시에 챔버내부에 있는 Sb, Te, Ge의 소오스 가스가 완전히 제거되지 않도록 함으로써 ALD 공정 방식이면서도 CVD 공정의 효과가 얻어지도록 한다.
계속해서, 상기 GST(46)를 포함한 절연막(43) 상에 상부전극용 도전막, 바람직하게는, 금속막을 증착한 후, 이를 패터닝하여 금속 재질의 상부전극(44)을 형성 해서 컨파인드 셀을 구성한다.
이후, 도시하지는 않았으나, 상부전극(44)과 콘택되게 금속배선을 형성하는 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행해서 본 발명에 따른 컨파인드 셀 구조를 갖는 PRAM의 제조를 완성한다.
전술한 바와 같이, 본 발명은 피복성이 우수할 뿐만 아니라 갭필 특성이 우수한 AL-CVD 공정을 이용해서 GST를 증착하기 때문에, 미세 크기 및 깊은 깊이를 갖는 홀, 구체적으로, 60㎚ 이하 직경 및 수십∼수백㎚ 깊이의 홀 내에 GST를 안정적으로 채워 넣을 수 있으며, 따라서, 본 발명은 리세트 전류를 효과적으로 낮춘 컨파인드 셀 구조의 PRAM를 구현할 수 있다.
한편, 전술한 본 발명의 일실시예에서는 AL-CVD 공정을 이용한 GST의 증착시 [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하였지만, 본 발명의 다른 실시예로서 증착 공정을 다음과 같이 진행하는 것도 가능하다.
도 7은 본 발명의 다른 실시예에 따른 AL-CVD 공정을 이용한 GST 증착시의 펄스 파형도이다.
도시된 바와 같이, 이 실시예에서는 챔버내에 RF 플라즈마를 인가한 상태에서 Sb(i-C3H7)3와 같은 Sb의 소오스 가스를 플로우시킨 후, Ar+H2 퍼지를 진행하고, 그런다음, Te(i-C3H7)2와 같은 Te의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 교번적으로 2회 실시한다. 이어서, Ge(i-C4H9)4와 같은 Ge의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 교번적으로 4회 진행한다.
그리고나서, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하여 GST를 형성한다. 이때, 상기 공정들에서 RF 플라즈마 파워는 항상 켜준다.
도 8은 본 발명의 또 다른 실시예에 따른 AL-CVD 공정을 이용한 GST 증착시의 펄스 파형도이다.
도시된 바와 같이, 이 실시예에서는 챔버내에 RF 플라즈마를 인가한 상태에서 Te(i-C3H7)2와 같은 Te의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 차례로 진행한 후, Sb(i-C3H7)3와 같은 Sb의 소오스 가스를 플로우 및 Ar+H2 퍼지를 차례로 진행한다. 그런다음, 재차 Te의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 차례로 진행한 후, Ge(i-C4H9)4와 같은 Ge의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 교번적으로 4회 진행한다.
그리고나서, [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하여 GST를 형성한다. 이때, 상기 공정들에서 RF 플라즈마 파워는 항상 켜준다.
도 9는 본 발명의 또 다른 실시예에 따른 AL-CVD 공정을 이용한 GST 증착시 의 펄스 파형도이다.
도시된 바와 같이, 이 실시예에서는 챔버내에 RF 플라즈마를 인가한 상태에서 Sb(i-C3H7)3와 같은 Sb의 소오스 가스 플로우 및 Ar+H2 퍼지를 차례로 진행한 후, Ge(i-C4H9)4와 같은 Ge의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 교번적으로 2회 진행한다. 그런다음, Te(i-C3H7)2와 같은 Te의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 차례로 진행한 후, 다시 Ge의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 교번적으로 2회 진행하고, 이어서, 다시 Te의 소오스 가스 플로우 및 Ar+H2 퍼지 과정을 차례로 진행한다.
그리고나서, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하여 GST를 형성한다. 이때, 상기 공정들에서 RF 플라즈마 파워는 항상 켜준다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 ALD 공정과 CVD 공정을 혼용한 AL-CVD 공정을 이용해서 GST를 증착하며, 이러한 AL-CVD 공정은 피복성이 우수할 뿐만 아니라 원자층 단위로 두께 조절이 가능하여 갭필 특성이 우수하므로, GST 증착을 위한 과도한 공정 시간 없이도 60㎚ 이하의 직경 및 수십∼수백㎚ 깊이의 깊은 깊이를 갖는 홀의 매립을 안정적으로 행할 수 있으며, 따라서, 본 발명은 컨파인드 셀 구조를 안정적으로 구현할 수 있음은 물론 리세트 전류가 0.1㎃ 정도인 PRAM을 구현할 수 있다.

Claims (29)

  1. 반도체기판 상에 패턴 형태로 형성된 하부전극;
    상기 하부전극을 포함한 반도체기판 상에 형성되며, 상기 하부전극을 노출시키는 홀을 구비한 절연막;
    상기 홀 내에 플러그 형태로 형성되며, AL-CVD 공정에 따라 상변화 물질이 선택적으로 증착되어 형성된 상변환막; 및
    상기 상변환막을 포함한 절연막 상에 형성된 상부전극;
    을 포함하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 하부전극은 금속 재질로 이루어진 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 홀은 60㎚ 이하의 직경 및 수십∼수백㎚의 깊이를 갖는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 홀 내의 하부전극과 상변환막 사이에 개재된 금속 재질의 히터를 더 포함하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  5. 제 4 항에 있어서,
    상기 히터는 단일막 또는 이중막 구조로 이루어진 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  6. 제 5 항에 있어서,
    상기 단일막 구조의 히터는 TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  7. 제 5 항에 있어서,
    상기 이중막 구조의 히터는 상기 하부전극과 접하는 W으로 이루어진 제1도전막과 상기 상변환막과 접하는 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막의 적층막으로 이루어진 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자.
  8. 반도체기판 상에 패턴 형태로 하부전극을 형성하는 단계;
    상기 하부전극을 덮도록 기판 전면 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 하부전극을 노출시키는 홀을 형성하는 단계;
    상기 홀 내에 AL-CVD 공정에 따라 상변화 물질을 선택적으로 증착하여 플러그 형태의 상변환막을 형성하는 단계; 및
    상기 상변환막을 포함한 절연막상에 패턴 형태로 상부전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부전극은 금속 재질로 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 홀은 60㎚ 이하의 직경 및 수십∼수백㎚의 깊이로 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 홀을 형성하는 단계 후, 그리고, 상기 상변환막을 형성하는 단계 전,
    상기 홀 내에 리세스되게 히터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 히터는 단일막 또는 이중막 구조로 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 단일막 구조의 히터는 TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 단일막 구조의 히터는, TiN, TiW, TiAlN, TiSiN 및 W으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질을 홀을 매립하도록 증착하는 단계; 상기 증착된 금속 물질을 평탄화시키는 단계; 및 상기 평탄화된 금속 물질의 표면을 황산과 과산화수소가 4:1의 비율로 혼합된 SPM 용액으로 리세스시키는 단계;를 차례로 진행해서 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 SPM 용액의 온도는 80∼140℃로 하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 이중막 구조의 히터는 상기 하부전극과 접하는 W으로 이루어진 제1도전막과 상기 상변환막과 접하는 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막의 적층막으로 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 이중막 구조의 히터는, W으로 이루어진 제1도전막을 홀을 매립하도록 증착하는 단계; 상기 증착된 제1도전막을 에치백해서 리세스시키는 단계; 상기 제1도전막이 형성된 홀을 매립하도록 TiN, TiW, TiAlN 및 TiSiN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속 물질로 이루어진 제2도전막을 증착하는 단계; 상기 증착된 제2도전막의 표면을 평탄화시키는 단계; 및 상기 평탄화된 제2도전막의 표면을 황산과 과산화수소가 4:1의 비율로 혼합된 SPM 용액으로 리세스시키는 단계;를 차례로 진행해서 형성하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 SPM 용액의 온도는 80∼140℃로 하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  19. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 증착 온도를 100∼300℃로 하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  20. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 증착 압력을 0.1∼10Torr로 하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  21. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 RF 플라즈마 파워를 10∼200W로 하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  22. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 챔버 벽면의 온도를 50∼250℃로 하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  23. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 캐니스터의 온도를 10∼100℃를 유지하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  24. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 소오스 가스의 유량을 20∼200sccm으로 하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  25. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는 샤워헤드와 척간 거리를 0.5∼10㎝로 유지하여 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  26. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  27. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  28. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는, [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Te 소오스 가스 플로우 및 Ar+H2 퍼지] 및 [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 4회 진행]을 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
  29. 제 8 항에 있어서,
    상기 AL-CVD 공정에 따라 상변환막을 형성하는 단계는, [Sb 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행], [Te 소오스 가스 플로우 및 Ar+H2 퍼지], [Ge 소오스 가스 플로우 및 Ar+H2 퍼지의 2회 진행] 및 [Te 소오스 가스 플로우 및 Ar+H2 퍼지]를 순차로 진행하는 증착사이클을 소망하는 막 두께를 얻을 때까지 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 컨파인드 셀 구조를 갖는 상변환 기억 소자의 제조방법.
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