KR20080025811A - 파티클 발생율을 최소화하기 위한 반도체 디바이스제조방법 - Google Patents

파티클 발생율을 최소화하기 위한 반도체 디바이스제조방법 Download PDF

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Abstract

본 발명은 파티클 발생율을 최소화하기 위한 반도체 디바이스 제조방법에 관한 것이다. 본 발명에서는 서로 다른 층에 형성되어 있는 메탈들을 서로 전기적으로 연결하는 비아 콘택 내부에 베리어막으로서 기능하는 티타늄나이트라이드막을 형성함에 있어서, 프로세스 챔버 내부에 1차적으로 소량의 질소 가스를 주입하여 프로세스 챔버 내부의 압력을 소정 수준으로 상승시킨 후, 2차적으로 티타늄나이트라이드막 공정시 요구되는 수준의 다량의 질소 가스를 주입함을 특징으로 한다. 이처럼, 프로세스 챔버 내부에 질소 가스의 양을 단계적으로 증가시켜 주입할 경우, 급격한 압력 상승으로 인한 와류 현상을 방지하여 파티클 발생을 최소화할 수 있게 된다.
반도체, 비아 콘택, 파티클, 와류, 메탈 브리지

Description

파티클 발생율을 최소화하기 위한 반도체 디바이스 제조방법{semiconductor device manufacturing method for minimize particle generation rate}
도 1은 비아 콘택이 적용되는 디램의 단면 구조를 나타낸다.
도 2는 VESA 타입에 따른 비아 콘택의 단면 구조를 나타낸다.
도 3은 VEST 타입에 따른 비아 콘택의 단면 구조를 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 디바이스 제조방법을 일괄적으로 나타내는 공정 플로우이다.
도 5a 내지 도 5e는 상기 도 4에 도시된 공정 플로우에 따라 반도체 디바이스를 제조하는 과정을 순차적으로 도시한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
500: 절연막 502: 제1메탈
504: 메탈간 절연막 506: 비아 콘택홀
508: 티타늄(Ti) 가스 510: 티타늄막
512: 제1차 질소(N2) 가스 플로우 514: 제2차 질소(N2) 가스 플로우
516: 티타늄나이트라이드막 518: 비아 콘택
520: 제2메탈
본 발명은 반도체 디바이스 제조방법에 관한 것으로서, 보다 상세하게는 파티클 발생율을 최소화하기 위한 반도체 디바이스 제조방법에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서도 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이러한 반도체 디바이스의 고집적화 및 대용량화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화기술 또한 눈부신 발전을 거듭하고 있다.
이러한 반도체 소자의 고집적화 추세에 따라 디자인룰이 점차 감소하게 되면서 배선에 의한 RC 지연이 동작속도를 결정하는 주요 요인으로 작용하고 있다. 따라서 고속 동작을 요구하는 로직장치등에는 다층 배선 구조가 적용되고 있는데, 이러한 다층 배선 구조를 형성하는 가장 일반적인 방법으로서는, 스퍼터링 공정에 의해 하부 배선으로서 기능하는 알루미늄막을 형성하고 메탈간 절연막을 관통하여 상기 알루미늄막 상부 표면을 노출시키는 비아홀을 형성한 뒤, 상기 비아홀 내부에 텅스턴을 필링하여 상기 알루미늄과 전기적으로 연결되는 비아 콘택을 형성하는 방법이 있다.
하기 도 1에는 비아 콘택이 적용되는 디램의 단면 구조가 도시되어 있다.
도 1을 참조하면, 메모리 셀 영역(참조부호 A) 및 본딩 패드 영역(주변회로 영역)( 참조부호 A`)로 구분된 반도체 기판(100)이 도시되어 있다. 상기 메모리 셀 영역의 반도체 기판(100)은 소자분리막(102)에 의해 필드 영역과 액티브 영역이 정의되며, 상기 메모리 셀 영역의 액티브 영역 상부에는 게이트 산화막(104), 폴리실리콘등의 도전막(106) 및 측벽 스페이서(108)로 이루어진 게이트 영역이 형성되어 있다. 그리고 도면상으로 도시되지는 않았지만, 상기 게이트 영역 주변의 반도체 기판 하부로는 소오스 및 드레인으로서 기능하는 불순물 확산 영역이 형성되어 있다.
한편, 인접한 셀 트랜지스터의 공통 드레인 영역에는 제1층간절연막(110)을 관통하는 다이렉트 콘택에 의해 상기 공통 드레인 영역과 전기적으로 연결되는 비트 라인(112)이 형성되어 있다. 그리고, 각각의 셀 트랜지스터의 소오스 영역에는 제2층간절연막(114)을 관통하는 버리드 콘택(116)에 의해 상기 소오스 영역과 전기적으로 연결되는, 하부전극(118), 유전체막(120) 및 상부전극(122)으로 이루어진 캐패시터가 형성되어 있다.
그리고, 상기 캐패시터가 형성되어 있는 반도체 기판(100) 상부에는 제3층간절연막(124)이 형성되어 있으며, 상기 제3층간절연막(124) 상부에는 제1메탈(126)이 형성되어 있다. 그리고, 상기 제1메탈(126)은 메탈간 절연막(128)을 관통하여 형성된 비아 콘택(130)을 통해 제2메탈(132)과 전기적으로 연결되어 있으며, 상기 제2메탈(132) 상부에는 절연막(134)이 형성되어 있다. 이때, 참조부호 A`로 나타낸 본딩 패드 영역에는 상기 제2메탈(132)의 상부 표면이 노출되도록 상기 절연막(134)을 식각함으로써, 참조부호 B로 나타낸 것과 같이 와이어가 연결되어질 본딩 패드가 형성된다.
상기 도 1에 도시된 것과 같은 디램 소자를 구현함에 있어서, 통상적으로 상기 제1메탈(126) 및 제2메탈(132)는 알루미늄으로 형성하고, 상기 제1메탈(126) 및 제2메탈(132)을 전기적으로 연결하는 비아 콘택(130)은 텅스텐으로 형성한다.
그러나, 반도체 소자의 고집적화 및 대용량화 추세로 인해 반도체 장치의 배선 구조가 다층화됨에 따라 상기 비아 콘택을 형성하기 위한 비아 콘택홀의 종횡비(aspect ratio)가 증가하여 비평탄화, 불량한 단차도포성, 금속단락, 낮은 수율 및 신뢰성의 열화등과 같은 비아 콘택에 관련된 문제들이 빈번히 발생하고 있다. 예컨대 비아 콘택의 사이즈가 0.3㎛ 이하의 나노급 제품에 있어서 알루미늄으로 이루어진 하부 배선과 텅스텐으로 이루어진 비아 콘택간의 계면 불량에 의해 텅스텐 뜯김 현상이 발생하고, 하부 배선 및 비아 콘택이 모두 알루미늄으로 이루어진 제품에 있어서도 알루미늄막에 보이드가 발생하는 불량이 발생하고 있다.
따라서, 본 분야에서는 이러한 문제점들을 해결하기 위한 개선된 비아 콘택 구조를 제안하였는데, 이러한 비아 콘택 구조는 하부 스토핑층의 종류에 따라 VESA(Via Etch Stopping Aluminum) 또는 VEST(Via Etch Stopping TiN)으로 구분할 수 있다.
먼저, VESA 구조는 제1메탈로서 기능하는 알루미늄막에 이르도록 비아 콘택홀을 형성하는 구조로서, 도 2에는 이러한 종래 기술에 따른 VESA 구조가 도시되어 있다.
도 2를 참조하면, 소정의 회로패턴들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(200)을 형성한다. 그리고 나서, 상기 절연막(200) 상부에 스퍼터링등의 방법으로 알루미늄을 증착한 뒤, 이를 패터닝하여 제1메탈(202)을 형성한다. 이어서, 상기 제1메탈(202) 상부에 캡핑막(208)으로서, 티타늄막(204)과 티타늄나이트라이드막(206)을 순차적으로 형성한다.
상기 캡핑막(208)이 형성되어 있는 결과물의 상부에 CVD등의 방법으로 메탈간 절연막(210)을 형성한 뒤, 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(210) 및 캡핑막(208)을 관통하고, 상기 제1메탈(202)의 소정 깊이에 이르는 비아 콘택홀(212)을 형성한다. 그리고 나서, 상기 비아 콘택홀(212) 내부에 존재하는 이물질 또는 자연산화막을 제거한 뒤, 진공 상태에서 인 시튜(in situ)로 티타늄막 및 티타늄나이트라이드막으로 구성된 베리어막(214)을 형성한다. 이어서, 상기 베리어막(214)이 형성되어 있는 비아 콘택홀(212) 내부에 텅스텐(W)을 필링하여 비아 콘택(216)을 완성한다. 이어서, 도면상에 도시되지는 않았지만, 상기 비아 콘택(216) 상부에 제2메탈을 형성하여 상기 제1메탈(202)과 전기적으로 연결시킨다.
한편, 도 3에는 종래 기술에 따른 또 다른 비아 콘택 구조인 VEST 구조가 도시되어 있다.
도 3을 참조하면, 소정의 회로패턴들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(300)을 형성한다. 그리고 나서, 상기 절연막(300) 상부에 스퍼터링등의 방법으로 알루미늄을 증착한 뒤, 이를 패터닝하여 제1메탈(302)을 형성한다. 이어서, 상기 제1메탈(302) 상부에 캡핑막(308)으로서, 티타늄막(304)과 티타늄나이트라이드막(306)을 순차적으로 형성한다.
상기 캡핑막(308)이 형성되어 있는 결과물의 상부에 CVD등의 방법으로 메탈간 절연막(310)을 형성한 뒤, 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(310)을 관통하고, 상기 캡핑막(308)중의 티타늄나이트라이드막(306)에 이르는 비아 콘택홀(312)을 형성한다. 그리고 나서, 상기 비아 콘택홀(312) 내부에 존재하는 이물질 또는 자연산화막을 제거한 뒤, 진공 상태에서 인시튜로 티타늄막 및 티타늄나이트라이드막으로 구성된 베리어막(314)을 형성한다. 이어서, 상기 베리어막(314)이 형성되어 있는 비아 콘택홀(312) 내부에 텅스텐을 필링하여 비아 콘택(316)을 완성한다. 이어서, 도면상에 도시되지는 않았지만, 상기 비아 콘택(216) 상부에 제2메탈을 형성하여 상기 제1메탈(202)과 전기적으로 연결시킨다.
상기와 같은 VESA 또는 VEST 구조에 따라 비아 콘택을 형성할 경우, 비아 콘택의 퀄리티는 향상되는 이점이 있으나 베리어막으로서 기능하는 상기 티타늄막 및 티타늄나이트라이드막을 증착하는 과정에서 파티클이 유발되는 문제점이 있다. 즉, 상기 티타늄막은 낮은 압력분위기 하에서 증착되고, 상기 티타늄나이트라이드막은 N2 플로우에 의한 질화 공정에 의해 증착되므로, 상기 티타늄막에 비해 상대적으로 높은 압력분위기하에서 증착하게 된다. 따라서, 낮은 압력 분위기의 프로세스 챔버 내부에 N2 를 플로우시킬 경우, 급격한 압력 변화로 인하여 와류가 형성되고, 이로 인해 프로세스 챔버 내부에 파티클이 형성되는 것이다.
이처럼, 프로세스 챔버 내부에 파티클이 발생할 경우, 파티클 제거를 위한 세정 공정으로 인하여 전체 공정 시간이 길어지고, 설비의 수명이 단축되는 문제점이 있다.
또한, 반도체 디바이스의 신뢰성 및 생산성은 대기중에 존재하는 미세 먼지에 의해서도 큰 영향을 받는다. 그러므로 미세 먼지에 비해 수백배 크기에 달하는 파티클이 프로세스 챔버 내부에 형성될 경우, 웨이퍼 손실이 발생하여 반도체 디바이스의 신뢰성 및 생산성은 치명적인 악영향을 받게된다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 티타늄막 및 티타늄나이트라이드막을 형성하는 과정에서의 급격한 압력 변화로 인한 와류 발생을 해소하기 위한 반도체 디바이스 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 티타늄막 및 티타늄나이트라이드막을 형성하는 과정에서의 파티클 발생을 최소화하기 위한 반도체 디바이스 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 파티클 발생으로 인한 설비 및 웨이퍼 손실 문제를 해소할 수 있는 반도체 디바이스 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 반도체 디바이스의 신뢰성 및 생산성을 향상시킬 수 있도록 하는 반도체 디바이스 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1메탈을 형성하는 단계와; 상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와; 상기 비아 콘택홀 내부에 베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 공정 가스를 소량에서 다량으로 변화시켜 다단계 주입함으로써, 상기 비아 콘택홀 내부에 베리어막을 형성하는 단계와; 상기 베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와; 상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1메탈을 형성하는 단계와; 상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와; 상기 비아 콘택홀 내부에 베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 프로세스 챔버 내부에 와류를 발생시키지 않는 양의 공정 가스를 제1차 주입하는 단계와; 상기 제1차 공정 가스 주입을 완료한 후, 상기 베리어막 형성시 요구되는 수준의 공정 가스를 제2차적 주입함으로써, 상기 비아 콘택홀 내부에 베리어막을 형성하는 단계와; 상기 베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와; 상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 디바이스 제조방법은, 셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 도전물을 증착한 뒤 이를 패터닝하여, 상기 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 제1메탈을 형성하는 단계와; 상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와; 상기 비아 콘택홀 내부에 제1베리어막을 형성하는 단계와; 상기 제1베리어막 상부에 제2베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 프로세스 챔버 내부에 와류를 발생시키지 않는 양의 공정 가스를 제1차 주입하는 단계와; 상기 제1차 공정 가스 주입을 완료한 후, 상기 제2베리어막 형성시 요구되는 수준의 공정 가스를 제2차 주입함으로써, 상기 비아 콘택홀 내부에 제2베리어막을 형성하는 단계와; 상기 제1베리어막 및 제2베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와; 상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 형태로 다양하게 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명은 금속 배선 사이를 전기적으로 연결하는 비아 콘택을 형성하는 과정에서의 파티클 발생을 최소화기 위한 반도체 디바이스 제조방법에 관한 것이다.
반도체 디바이스가 고집적화됨에 따라 금속 배선 사이를 전기적으로 연결하는 비아 콘택을 형성하는 공정상 여러 가지 문제점(예컨대, 비아 콘택을 형성하기 위한 비아 콘택홀의 종횡비 증가로 인한 비평탄화, 불량한 단차도포성, 금속단락, 낮은 수율 및 신뢰성의 열화)들이 빈번히 발생하고 있다. 따라서, 상기와 같은 문제점들을 해소하고자 VESA 또는 VEST 구조를 도입하였으나, 베리어막으로서 기능하는 상기 티타늄막 및 티타늄나이트라이드막을 증착하는 과정에서 파티클이 유발되는 문제점이 야기되었다.
따라서, 본 발명에서는 상기 티타늄막 및 티타늄나이트라이드로 이루어진 베리어막을 형성하기 위한 공정 레시피를 변경하는 방법으로 종래의 파티클 발생 문제를 효과적으로 해소하게 된다.
그러면, 하기의 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 디바이스 제조방법을 구체적으로 살펴보기로 하자.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 디바이스 제조방법을 일괄적으로 나타내는 공정 플로우이다. 그리고, 도 5a 내지 도 5e는 상기 도 4에 도시된 공정 플로우에 따라 반도체 디바이스를 제조하는 과정을 순차적으로 도시한 단면도들이다.
먼저, 도 4 및 5a를 참조하면, 소정의 회로패턴(트랜지스터, 비트라인 및 캐패시터등)들이 형성되어 있는 반도체 기판(도시되지 않음) 상부에 절연막(500)을 형성한다. 이때, 상기 절연막(500)으로서는, 예컨대 O3-TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG등이 적용될 수 있다. 그리고 나서, 상기 절연막(500) 상부에 스퍼터링등의 방법으로 알루미늄을 증착한 뒤, 이를 패터닝하여 제1메탈(502)을 형성한다.
이어서, 상기 제1메탈(502) 상부에 메탈간 절연막(504)을 형성한다(s400). 이때, 상기 메탈간 절연막(504)으로서는, 예컨대 O3-TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), SOG등이 적용될 수 있다. 그리고 나서, 통상의 포토리소그라피 공정을 실시하여 상기 메탈간 절연막(504)을 관통하여 상기 제1메탈(506)을 노출시키는 비아 콘택홀(506)을 형성한다(s402).
도 4 및 5b를 참조하면, 상기 비아 콘택홀(506) 내부에 존재하는 이물질 또는 자연산화막을 제거한 뒤, 프로세스 챔버 내부로 티타늄(Ti) 가스(508)를 주입하여 상기 비아 콘택홀(506) 내부에 티타늄막(510)을 형성한다(s404).
도 4 및 5c를 참조하면, 상기 비아 콘택홀(506) 내부에 티타늄막(510)을 형성한 뒤, 상기 프로세스 챔버 내부로 질소(N2) 가스(512)를 제1차 플로우한다(s406). 이때, 상기 프로세스 챔버 내부로 질소 가스는 주입하는 이유는 상기 티타늄막(510) 상부에 티타늄나이트라이드막을 형성하기 위한 것이다. 따라서, 상기 티타늄막(510) 상부에 티타늄나이트라이드막을 형성하기 위해 요구되는 전체 질소 가스의 양이 66SCCM이라 할때, 상기 제1차 플로우시에는 절반 수준인 28SCCM의 질소 가스를 프로세스 챔버 내부로 주입한다.
도 4 및 5d를 참조하면, 상기 프로세스 챔버 내부로 질소(N2) 가스(514)를 제2차 플로우한다. 이때, 상기 제2차 플로우시에는 티타늄나이트라이드막 공정시 요구되는 66SCCM의 질소 가스를 프로세스 챔버 내부로 주입한다. 그 결과, 상기 비아 콘택홀(506) 내부에 형성된 티타늄막(510) 상부에 티타늄나이트라이드막(516)이 형성된다(S408).
일반적으로, 프로세스 챔버 내부에 공정 가스를 주입함에 있어서, 저압 상태의 프로세스 챔버 내부에 다량의 공정 가스를 주입하게 되면, 프로세스 챔버 내부에는 급격한 압력 변화로 인한 와류 현상이 발생하게 된다. 종래에는 서로 다른 층에 형성된 메탈들을 전기적으로 연결하는 비아 콘택 내부에 베리어막을 형성함에 있어서, 저압 분위기의 프로세스 챔버 내부로 약 66SCCM의 질소 가스를 한번에 주입하였다. 그 결과, 프로세스 챔버 내부에는 급격한 압력 변화로 인한 와류 현상이 발생하였고, 그로 인해 파티클이 형성되어 장비 및 웨이퍼 손실이 유발되는 문제점이 있었다.
따라서, 본 발명에서는 상기와 같은 종래의 문제점을 해소하고자, 프로세스 챔버 내부로 질소 가스를 주입함에 있어서, 질소 가스의 양을 소량에서 다량으로 단계적으로 증가시켜 주입한 것이다. 즉, 상기한 바와 같이, 제1차 플로우시에는 28SCCM의 질소 가스를 프로세스 내부로 주입하고, 제2차 플로우시에는 66SCCM의 질 소 가스를 프로세스 챔버 내부로 주입함을 특징으로 한다.
이처럼, 프로세스 챔버 내부로 질소 가스의 양을 단계적으로 증가시켜 주입하는 것은 본 발명의 핵심 기술로서, 본 발명에서와 같이 프로세스 챔버 내부로 질소 가스의 양을 단계적으로 증가시켜 주입할 경우, 급격한 압력 증가로 인한 와류 현상을 방지할 수 있게 된다. 왜냐하면, 저압의 프로세스 챔버 내부에 1차적으로 소량의 질소 가스를 주입하게 되면, 상기 프로세스 챔버 내부의 압력이 안정적으로 소폭 상승하게 된다. 그리고, 이처럼 안정적으로 압력이 소폭 상승된 프로세스 챔버 내부에 티타늄나이트라이드막 공정시 요구되는 수준의 질소 가스를 주입하게 되면, 급격한 압력 증가가 완화되므로 종래에서와 같은 와류 현상은 발생하지 않게 되는 것이다. 그 결과, 상기 비아 콘택홀(506) 내부에 형성된 티타늄막(510) 상부에 티타늄나이트라이드막(516)을 형성하는 과정에서의 파티클 발생을 최소화할 수 있게 된다.
도 4 및 5e를 참조하면, 상기 티타늄막(510) 및 티타늄나이트라이드막(516)이 형성되어 있는 상기 결과물에 대하여 CMP 또는 에치백등의 평탄화 공정을 실시한다. 그 결과, 상기 메탈간 절연막(504) 상부에 존재하는 티타늄막(510) 및 티타늄나이트라이드막(516)을 제거되고, 비아 콘택홀(506) 내부에만 상기 티타늄막(510) 및 티타늄나이트라이드막(516)이 베리어막으로서 존재하게 된다.
계속해서, 상기 티타늄막(510) 및 티타늄나이트라이드막(516)으로 이루어진 베리어막이 존재하는 비아 콘택홀(506) 내부에 도전물, 예컨대 텅스텐을 필링하여 비아 콘택(518)을 형성한다(s410). 그리고 나서, 상기 비아 콘택 상부에 제2메 탈(520)을 형성한다(s412). 이때, 상기 제2메탈(520)은 알루미늄으로 형성할 수 있다.
상기한 바와 같이, 비아 콘택 내부에 베리어막으로서 기능하는 티타늄나이트라이드막을 형성하기 위하여 프로세스 챔버 내부로 질소 가스를 주입함에 있어서, 1차적으로 소량의 질소 가스를 주입하여 프로세스 챔버 내부의 압력을 소정 수준으로 상승시킨 후, 2차적으로 공정시 요구되는 수준의 다량의 질소 가스를 주입한다. 그 결과, 급격한 압력 상승으로 인한 와류 현상을 방지하여 파티클 발생을 최소화함으로써, 설비 및 웨이퍼 손실을 최대한 방지할 수 있게 된다.
실질적으로, 본 발명의 실시예에서와 같이, 비아 콘택 내부에 티타늄을 형성한 뒤, 제1차 플로우시에는 28SCCM의 질소 가스를 프로세스 내부로 주입하고, 제2차 플로우시에는 66SCCM의 질소 가스를 프로세스 챔버 내부로 주입하였을 경우, 프로세스 챔버 내부에서 검출된 파티클의 양은 약 20% 감소(33.5ea→27.65ea)하는 것으로 나타났다. 그리고, 프로세스 챔버 내부의 파티클이 감소함에 따라 파티클성 메탈 브리지(metal bridge)가 개선되어 웨이퍼당 약 1%의 수율 향상 효과가 나타난 것으로 보고되고 있다.
이상, 비아 콘택 형성 과정을 제시하여 본 발명에 따른 반도체 디바이스 제조방법을 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 물론이다. 즉, 본 발명의 핵심 기술 사항은 저압 분위기의 프로세스 챔버 내부에 소정의 공정 가스를 주입함에 있어서, 소량에서 다량으로 가스량을 변화시켜 다단계 주입함으로써, 프로세스 챔버 내부의 와류 발생을 방지하는 것이다. 따라서, 상기 실시예에서와 같은 비아 콘택 형성 과정 이외에 프로세스 챔버 내부에 공정 가스를 주입하여야 하는 타 공정에도 얼마든지 적용할 수 있음은 물론이다.
상기한 바와 같이 본 발명에서는, 비아 콘택 내부에 베리어막으로서 기능하는 티타늄나이트라이드막을 형성함에 있어서, 프로세스 챔버 내부에 1차적으로 소량의 질소 가스를 주입하여 프로세스 챔버 내부의 압력을 소정 수준으로 상승시킨 후, 2차적으로 티타늄나이트라이드막 공정시 요구되는 수준의 다량의 질소 가스를 주입한다. 이처럼, 프로세스 챔버 내부에 질소 가스의 양을 단계적으로 증가시켜 주입함으로써, 급격한 압력 상승으로 인한 와류 현상을 방지하여 파티클 발생을 최소화한다. 그 결과, 설비 및 웨이퍼 손실을 최대한 방지하고, 반도체 디바이스의 신뢰성 및 생산성을 한층 더 업그레이드시킬 수 있게 된다.

Claims (16)

  1. 반도체 디바이스 제조방법에 있어서:
    셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1메탈을 형성하는 단계와;
    상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와;
    상기 비아 콘택홀 내부에 베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 공정 가스를 소량에서 다량으로 변화시켜 다단계 주입함으로써, 상기 비아 콘택홀 내부에 베리어막을 형성하는 단계와;
    상기 베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와;
    상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스 제조방법.
  2. 제 1항에 있어서, 상기 공정 가스는 티타늄 상부에 티타늄나이트라이드막을 형성하기 위한 질소 가스임을 특징으로 하는 반도체 디바이스 제조방법.
  3. 반도체 디바이스 제조방법에 있어서:
    셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 제1메탈을 형성하는 단계와;
    상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와;
    상기 비아 콘택홀 내부에 베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 프로세스 챔버 내부에 와류를 발생시키지 않는 양의 공정 가스를 제1차 주입하는 단계와;
    상기 제1차 공정 가스 주입을 완료한 후, 상기 베리어막 형성시 요구되는 수준의 공정 가스를 제2차 주입함으로써, 상기 비아 콘택홀 내부에 베리어막을 형성하는 단계와;
    상기 베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와;
    상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스 제조방법.
  4. 제 3항에 있어서, 제1메탈 및 제2메탈은 알루미늄으로 형성함을 특징으로 하 는 반도체 디바이스 제조방법.
  5. 제 4항에 있어서, 상기 베리어막을 형성하기 위해 주입되는 공정 가스는 티타늄 상부에 티타늄나이트라이드막을 형성하기 위한 질소 가스임을 특징으로 하는 반도체 디바이스 제조방법.
  6. 제 5항에 있어서, 상기 제1차 공정 가스 주입시에는 베리어막 형성시 요구되는 전체 가스중 절반 수준의 공정 가스를 주입함을 특징으로 하는 반도체 디바이스 제조방법.
  7. 제 6항에 있어서, 상기 제1차 공정 가스 주입시에는 프로세스 챔버 내부로 28SCCM의 공정 가스를 주입하고, 상기 제2차 공정 가스 주입시에는 66SCCM의 질소 가스를 프로세스 챔버 내부로 주입함을 특징으로 하는 반도체 디바이스 제조방법.
  8. 제 7항에 있어서, 상기 비아 콘택은 텅스텐으로 형성함을 특징으로 하는 반도체 디바이스 제조방법.
  9. 반도체 디바이스 제조방법에 있어서:
    셀 트랜지스터가 형성되어 있는 반도체 기판 상부에 도전물을 증착한 뒤 이를 패터닝하여, 상기 셀 트랜지스터의 도전성 영역과 전기적으로 연결되는 제1메탈을 형성하는 단계와;
    상기 제1메탈이 형성되어 있는 반도체 기판 상부에 절연막을 증착한 뒤, 상기 절연막을 일부 식각하여 상기 제1메탈을 노출시키는 비아 콘택홀을 형성하는 단계와;
    상기 비아 콘택홀 내부에 제1베리어막을 형성하는 단계와;
    상기 제1베리어막 상부에 제2베리어막을 형성하기 위한 공정 가스를 주입하되, 상기 프로세스 챔버 내부에 와류를 발생시키지 않는 양의 공정 가스를 제1차 주입하는 단계와;
    상기 제1차 공정 가스 주입을 완료한 후, 상기 제2베리어막 형성시 요구되는 수준의 공정 가스를 제2차 주입함으로써, 상기 비아 콘택홀 내부에 제2베리어막을 형성하는 단계와;
    상기 제1베리어막 및 제2베리어막이 형성되어 있는 비아 콘택홀 내부에 도전물을 필링하여 비아 콘택을 형성하는 단계와;
    상기 비아 콘택 상부에 제2메탈을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스 제조방법.
  10. 제 9항에 있어서, 제1메탈 및 제2메탈은 알루미늄으로 형성함을 특징으로 하는 반도체 디바이스 제조방법.
  11. 제 10항에 있어서, 상기 제1베리어막은 티타늄막임을 특징으로 하는 반도체 디바이스 제조방법.
  12. 제 11항에 있어서, 상기 제2베리어막을 형성하기 위해 주입되는 공정 가스는 질소 가스임을 특징으로 하는 반도체 디바이스 제조방법.
  13. 제 12항에 있어서, 상기 제2베리어막은 티타늄나이트라이드막임을 특징으로 하는 반도체 디바이스 제조방법.
  14. 제 13항에 있어서, 상기 제1차 공정 가스 주입시에는 베리어막 형성시 요구되는 전체 가스중 절반 수준의 공정 가스를 주입함을 특징으로 하는 반도체 디바이 스 제조방법.
  15. 제 14항에 있어서, 상기 제1차 공정 가스 주입시에는 프로세스 챔버 내부로 28SCCM의 공정 가스를 주입하고, 상기 제2차 공정 가스 주입시에는 66SCCM의 질소 가스를 프로세스 챔버 내부로 주입함을 특징으로 하는 반도체 디바이스 제조방법.
  16. 제 15항에 있어서, 상기 비아 콘택은 텅스텐으로 형성함을 특징으로 하는 반도체 디바이스 제조방법.
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