KR20080025231A - 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력방법 - Google Patents

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Abstract

본 발명은 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 방법에 관한 것이다. 본 발명의 바람직한 일 실시예에 따르면, 디지털 처리 장치에 있어서, 전원 전압을 제공하는 전원 공급부; 공유 메모리; 독립된 버스를 통해 상기 공유 메모리와 각각 결합되는 n(2이상의 임의의 자연수)개의 프로세서들; 및 하나 이상의 프로세서 또는 상기 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어하는 스위치부를 포함하는 디지털 처리 장치가 제공될 수 있다. 따라서, 본 발명에 의해, 프로세서에 의해 수행되는 기능에 상응하여 동작되는 내부 구성 요소로만 전원 전압을 제공할 수 있는 효과가 있다.
Figure P1020060089754
공유 메모리, 프로세서, 스위치, 제어

Description

공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 방법{Device having shared memory and method for displaying data}
도 1은 종래 기술에 따른 메인 프로세서와 부가 프로세서가 부가 프로세서에 결합된 부가 메모리를 공유하는 구조를 나타낸 블록 구성도.
도 2는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서, 부가 프로세서, 공유 메모리 및 디스플레이 장치간의 결합 구조를 나타낸 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 공유 메모리의 구조를 나타낸 블록도.
도 4는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서가 디스플레이부를 직접 제어하는 경우 동작을 수행하는 내부 구성 요소들을 예시한 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서가 디스플레이부를 통해 데이터를 출력하는 방법을 나타낸 순서도.
도 6은 메인 프로세서와 부가 프로세서를 결합하는 MP-AP 버스와 디스플레이 인터페이스 버스를 구성하는 핀을 예시한 표.
<도면의 주요 부분에 대한 부호의 설명>
210 : 메인 프로세서
220 : 부가 프로세서
230 : 공유 메모리
250 : 디스플레이부
본 발명은 디지털 처리 장치에 관한 것으로, 특히 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 방법에 관한 것이다.
일반적으로 디지털 처리 장치는 복수의 프로세서를 포함하여 구현된다. 예를 들어, 카메라 기능을 구비한 이동통신 단말기의 경우, 이동통신 단말기의 전반적인 동작을 제어하는 메인 프로세서와 미리 설정된 기능(예를 들어, 카메라 기능)을 수행하기 위한 어플리케이션 프로세서(부가 프로세서)가 포함된다. 부가 프로세서의 동작 개시/종료 등은 메인 프로세서에 의해 제어될 수 있다. 디지털 처리 장치에 구비되는 부가 프로세서의 수량 및 종류는 해당 디지털 처리 장치가 어떤 기능을 구비하는지에 따라 다양할 수 있음은 자명하다.
도 1은 종래 기술에 따른 메인 프로세서와 부가 프로세서가 부가 프로세서에 결합된 부가 메모리를 공유하는 구조를 나타낸 블록 구성도이다.
도 1을 참조하면, 메인 프로세서(110)는 MP(main processor)-MM(main memory) 버스를 통해 메인 메모리(130)와 결합되며, MP-AP(application processor) 버스를 통해 부가 프로세서(120)와 결합된다. 즉, 메인 프로세서(110)는 MP-MM 버스를 통해 메인 메모리(130)에 접속하여 데이터를 기록하거나 저장된 데이터를 독출한다. 여기서, 메인 메모리(130)는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 그리고, 메인 메모리(110)는 MP-AP 버스를 통해 부가 프로세서(120)로 임의의 제어 명령을 전송하거나 부가 프로세서(120)에 결합된 부가 메모리(140)에 데이터를 기록하거나 저장된 데이터를 독출한다.
메인 프로세서(110)는 데이터를 디스플레이 하기 위해 MP-AP 버스를 통해 디스플레이부(150)를 직접 제어할 수도 있다. 이와 같은 경우, 부가 프로세서(120)는 메인 프로세서(110)에 의해 전달되는 데이터를 임의의 처리 없이 바이패스(bypass)할 수 있다.
부가 프로세서(120)는 AP-AM(application memory) 버스를 통해 하나의 포트를 구비한 부가 메모리(140)에 결합된다. 그리고, 부가 프로세서(120)는 처리된 멀티미디어 데이터를 디스플레이하기 위한 디스플레이부(150)와 결합될 수 있다. 여기서, 부가 메모리(140)는 휘발성 메모리인 것을 가정하여 설명하기로 한다.
메인 프로세서(110)는 MP-MM 버스를 통해 결합된 메인 메모리(130)에서 디스플레이할 데이터를 독출하여 MP-AP 버스를 통해 디스플레이부(150)로 전송하거나 부가 프로세서(120)가 디스플레이부(150)를 제어하도록 할 수 있다.
따라서, 종래의 메모리 결합 구조에서는 각각의 프로세서간에 송수신되는 데이터의 양이 많아지면 많아질수록 메모리에 접속하여 데이터를 독출하여 전송하는 데 많은 시간을 소비하게 된다. 즉, 메인 프로세서(110)에서 메인 메모리(130)에 접속하여 데이터를 독출하여 필요한 임의의 연산을 수행한 후 그 결과를 부가 프로세서(120)를 통해 부가 메모리(140)에 일시적으로 저장한 후 디스플레이부(150)를 통해 출력하는데 많은 시간이 소비된다. 또한, 각각의 프로세서에 결합되는 각각의 메모리를 구비하기 위해 시스템 면적이 커지는 문제점이 있으며, 또한 시스템 제조 원가가 높아지는 문제점이 존재하였다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 프로세서에 의해 수행되는 기능에 상응하여 동작되는 내부 구성 요소로만 전원 전압을 제공할 수 있는 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 방법을 제공하는 것이다.
본 발명의 다른 목적은 기능 수행에 필요한 내부 구성 요소로만 전원 전압을 제공함으로써 전력 소모를 최소화할 수 있는 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 방법을 제공하는 것이다.
이외의 본 발명의 목적들은 하기의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 바람직한 일 측면에 따르면, 하나 이상의 프로세서 또는 상기 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어할 수 있는 디지털 처리 장치가 제공된다.
본 발명의 바람직한 일 실시예에 따르면, 디지털 처리 장치에 있어서, 전원 전압을 제공하는 전원 공급부; 공유 메모리; 독립된 버스를 통해 상기 공유 메모리와 각각 결합되는 n(2이상의 임의의 자연수)개의 프로세서들; 및 하나 이상의 프로세서 또는 상기 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어하는 스위치부를 포함하는 디지털 처리 장치가 제공될 수 있다.
상기 스위치부는 제1 프로세서로부터 입력되는 전원 전압 제어 명령에 상기 제1 프로세서의 하나 이상의 내부 구성 요소, 제2 프로세서 또는 상기 제2 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어할 수 있다.
상기 n개의 프로세서들은, 메인 프로세서; 및 상기 메인 프로세서와 독립된 제어 버스를 통해 각각 결합되며, 상기 제어 버스를 통해 입력되는 제어 신호에 따른 동작을 수행하는 n-1개의 부가 프로세서들로 구성될 수 있다.
상기 부가 프로세서들 중 하나 이상의 부가 프로세서는, 제1 버스를 통해 상기 메인 프로세서와 데이터 송수신을 위한 인터페이스; 상기 메인 프로세서의 제어에 의해 제2 버스를 통해 상기 공유 메모리에 데이터를 기록하거나 기록된 데이터를 독출하는 메모리 제어부; 및 제3 버스를 통해 상기 디스플레이부와 결합되며, 상기 메모리 제어부를 통해 독출된 데이터를 미리 정해진 형식으로 변환하여 상기 디스플레이부로 출력하는 디스플레이 인터페이스를 포함할 수 있다.
상기 부가 프로세서들 중 하나 이상의 부가 프로세서는, 상기 공유 메모리에 저장된 데이터를 사용자 명령에 상응하도록 처리하는 멀티미디어 처리부; 및 이미지 센서로부터 입력되는 데이터를 미리 정해진 방법에 따라 처리하는 이미지 스케일러를 더 포함할 수 있다.
상기 디스플레이 인터페이스는 RGB 형식으로 상기 독출된 데이터를 변환할 수 있다.
상기 제1 버스는 주소 신호 송수신을 위한 N개의 핀, 데이터 송수신을 위한 M개의 핀 및 제어 신호 송수신을 위한 K개의 핀을 포함하며, 상기 제3 버스는 데이터 송신을 위한 M개의 핀 및 제어 신호 송신을 위한 K개의 핀을 포함할 수 있다.
상기 N은 2 또는 16 중 어느 하나이며, 상기 M은 16이고, 상기 K는 5 또는 6일 수 있다.
상기 공유 메모리는, 상기 프로세서들에 상응하여 각각의 접속 경로를 제공하는 n개의 억세스 포트; 상기 프로세서들이 중복 없이 독립적으로 접속하여 사용할 수 있는 하나 이상의 공동 영역; 및 임의의 프로세서가 상기 공동 영역에 접속 중인지 여부에 대한 억세스 상태 정보를 생성하여 상응하는 프로세서로 출력하는 내부 컨트롤러를 포함할 수 있다.
임의의 프로세서로 입력되는 상기 억세스 상태 정보는 타 프로세서가 상기 공동 영역에 억세스 중이거나 억세스를 시도한 경우에는 제1 상태 신호로 출력되며, 상기 타 프로세서가 상기 공동 영역에 억세스하지 않은 경우에는 제2 상태 신호로 출력될 수 있다.
상기 제1 상태 신호의 입력 중에 상기 공유 메모리로 억세스 요청을 전송한 상기 프로세서는 상기 억세스 상태 정보가 상기 제2 상태 신호로 갱신되어 입력된 후 상기 억세스 요청을 상기 공유 메모리로 재전송할 수 있다.
상기 공동 영역으로의 억세스를 위해 각 프로세서는 주소 정보, 제어 신호 중 하나 이상을 포함하는 억세스 요청을 상기 공유 메모리로 입력할 수 있다.
상기 제어 신호는 상기 공동 영역을 지시하는 주소 신호 및 상기 공유 메모리의 칩 선택(chip select) 신호를 포함할 수 있다.
상기 메인 프로세서가 상기 디스플레이부로 데이터를 출력하는 경우, 상기 스위치부는 상기 메인 프로세서로부터 입력된 전원 전압 제어 명령에 따라 상기 부가 프로세서의 상기 인터페이스, 상기 메모리 제어부 및 상기 디스플레이 인터페이스로 전원 전압이 공급되도록 전원 공급 경로를 설정할 수 있다.
상기 스위치부에 의해 전원 공급 경로가 설정되면, 상기 메인 프로세서는 출력할 데이터를 상기 공유 메모리에 기록한 후 상기 기록된 데이터의 독출을 지시하는 제어 명령을 상기 부가 프로세서, 상기 메모리 제어부 및 상기 디스플레이 인터페이스 중 하나 이상으로 전송할 수 있다.
상기 부가 프로세서는 상기 제어 명령에 상응하여 상기 기록된 데이터를 독출하여 미리 정해진 형식으로 변환하여 상기 디스플레이부로 출력할 수 있다.
본 발명의 바람직한 다른 측면에 따르면, 하나의 메인 프로세서와 복수의 부가 프로세서를 구비한 디지털 처리 장치에 있어서 상기 메인 프로세서가 상기 부가 프로세서를 이용하여 데이터를 출력하는 방법이 제공된다.
본 발명의 바람직한 일 실시예에 따르면, 메인 프로세서와 부가 프로세서에 의해 공유되는 공유 메모리를 구비한 디지털 처리 장치가 데이터를 출력하는 방법에 있어서, (a) 상기 메인 프로세서가 수행될 기능에 상응하는 전원 전압 제어 명령을 스위치부로 전송하는 단계; (b) 상기 스위치부는 상기 전원 전압 제어 명령에 따라 전원 전압이 제공되는 전원 공급 경로를 설정하는 단계; (c) 상기 메인 프로세서는 공동 영역에 출력할 데이터를 기록한 후 독출을 지시하는 제어 명령을 상기 부가 프로세서로 전송하는 단계; 및 (d) 상기 부가 프로세서는 상기 제어 명령에 상응하여 상기 기록된 데이터를 상기 공유 메모리로부터 독출하여 디스플레이부로 출력하는 단계를 포함하되, 상기 전원 전압 제어 명령에 의해 상기 부가 프로세서의 내부 구성 요소 중 일부에만 전원 전압이 공급될 수 있다.
상기 (d) 단계는, 상기 부가 프로세서는 상기 공동 영역으로부터 독출된 데이터를 미리 정해진 형식으로 변환하는 단계를 더 포함하되, 상기 부가 프로세서는 상기 변환된 데이터를 상기 디스플레이부로 출력할 수 있다.
상기 (c) 단계에 있어서, 상기 메인 프로세서는 상기 공유 메모리로부터 상기 공동 영역에 대한 억세스 상태 정보를 수신하는 단계를 더 포함하되, 상기 공동 영역이 상기 부가 프로세서에 의해 억세스 시도 또는 억세스 중이 아닌 경우 상기 메인 프로세서는 상기 출력할 데이터를 상기 공동 영역에 기록할 수 있다.
상기 (d) 단계에 있어서, 상기 부가 프로세서는 상기 디스플레이부로 데이터 전송이 완료되면, 상기 메인 프로세서로 데이터 전송 완료에 상응하는 인터럽트 신 호를 전송하는 단계를 더 포함하되, 상기 메인 프로세서는 상기 인터럽트 신호에 의해 데이터 출력이 완료 여부를 인지할 수 있다.
본 발명의 바람직한 다른 실시예에 따르면, 하나의 메인 프로세서와 복수의 부가 프로세서를 구비한 디지털 처리 장치에서 상기 메인 프로세서가 상기 부가 프로세서를 이용하여 데이터를 출력하는 방법에 있어서, (a) 상기 메인 프로세서가 수행될 기능에 상응하는 전원 전압 제어 명령을 스위치부로 전송하는 단계; (b) 상기 스위치부는 상기 전원 전압 제어 명령에 따라 전원 전압이 제공되는 전원 공급 경로를 설정하는 단계; (c) 상기 메인 프로세서는 제1 버스를 통해 출력할 데이터를 상기 부가 프로세서로 전송하는 단계; 및 (d) 상기 부가 프로세서는 상기 출력할 데이터를 제2 버스를 통해 디스플레이부로 출력하는 단계를 포함하되, 상기 전원 전압 제어 명령에 의해 상기 부가 프로세서의 내부 구성 요소 중 일부에만 전원 전압이 공급되는 것을 특징으로 하는 데이터 출력 방법이 제공될 수 있다.
상기 (d) 단계에 있어서, 상기 부가 프로세서는 상기 출력할 데이터를 미리 정해진 형식으로 변환하는 단계를 더 포함하되, 상기 부가 프로세서는 상기 변환된 데이터를 상기 디스플레이부로 출력할 수 있다.
상기 미리 정해진 형식으로의 변환은 RGB 형식으로의 변환일 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발 명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서, 부가 프로세서, 공유 메모리 및 디스플레이 장치간의 결합 구조를 나타낸 도면이며, 도 6은 메인 프로세서와 부가 프로세서를 결합하는 MP-AP 버스와 디스플레이 인터페이스 버스를 구성하는 핀을 예시한 표이다.
도 2에서 예시된 바와 같이, 본 발명에 따른 디지털 처리 장치에서 메인 프로세서(210)와 부가 프로세서(220)는 하나의 공유 메모리(230)를 공유하는 구조로 결합될 수 있다.
메인 프로세서(210)는 복수의 메모리 컨트롤러(예를 들어, 제1 메모리 컨트롤러(212), 제2 메모리 컨트롤러(214))를 구비한다. 메인 프로세서(210)는 제1 메모리 컨트롤러(212)의 동작에 의해 MP-AP 버스를 통해 부가 프로세서(220)와 결합되어 데이터 또는 제어 명령 등을 송수신할 수 있다. 그리고, 메인 프로세서(210) 는 제2 메모리 컨트롤러(214)의 동작에 의해 복수의 포트를 구비한 공유 메모리(230)에 MP-SM(shared memory) 버스를 통해 결합되어 데이터를 기록하거나 저장된 데이터를 독출할 수 있다. 여기서, 공유 메모리는 휘발성 메모리(volatile memory)일 수 있다. 또한, 메인 프로세서(210)는 MP-AP 버스를 통해 부가 프로세서(220)로 어떠한 기능을 수행하는지에 대한 제어 명령(예를 들어, 디스플레이부(250)를 통해 데이터 출력을 지시하는 제어 명령)을 전송할 수 있다.
또한, 메인 프로세서(210)는 수행하고자 하는 기능에 상응하여 스위치(260)를 제어하여 수행하는 기능에 상응하여 동작되는 구성 요소로만 전원 전압이 제공되도록 제어할 수 있다.
이하, 본 명세서에서 메인 프로세서(210)가 스위치(260) 내부의 경로 설정을 위해 스위치(260)로 제공하는 제어 명령을 "전원 전압 제어 명령"이라 칭하기로 한다. 또한, 본 명세서에서는 메인 프로세서(210)가 스위치(260)를 제어하는 것만을 중점으로 설명하나 부가 프로세서(220)가 메인 프로세서(210)와는 별도로 독립적으로 동작을 수행하는 경우, 부가 프로세서(220)가 스위치(260)를 제어하여 수행하고자 하는 동작에 상응하는 내부 구성 요소들로만 전원 전압이 제공되도록 할 수 있음은 당연하다. 부가 프로세서(220)의 전원 전압 공급 제어는 예를 들어 컨트롤러(222)에 의해 수행될 수 있다.
부가 프로세서(220)는 AP-SM 버스를 통해 공유 메모리(230)와 결합된다. 또한, 부가 프로세서(220)는 이미지 센서(240)로부터 입력된 멀티미디어 데이터를 처리하여 공유 메모리(230)에 저장하고, 공유 메모리(230)에 저장된 멀티미디어 데이 터를 처리하여 디스플레이부(250)를 통해 출력할 수 있다. 예를 들어, 부가 프로세서(220)는 메인 프로세서(210)의 제어에 의해 동영상(예를 들어, MPEG-4), 그래픽, 카메라 기능, 오디오 파일 재생(예를 들어, MP3) 등의 처리를 위한 전용 프로세서일 수 있다.
부가 프로세서(220)는 인터페이스(221), 컨트롤러(222), 멀티미디어 처리부(223), 이미지 스케일러(224), 디스플레이 인터페이스(225) 및 메모리 제어부(226)를 포함한다.
인터페이스(221)는 MP-AP 버스를 통해 부가 프로세서(220)와 결합된 메인 프로세서(210)간의 데이터를 송수신한다. 예를 들어, 부가 프로세서(220)는 인터페이스(221)를 통해 메인 프로세서(210)로부터 제어 신호가 수신되면 상응하는 처리 동작을 수행한다.
컨트롤러(222)는 부가 프로세서(210)의 구동을 위해 내장된 프로그램에 의해 부가 프로세서(220)의 동작을 제어한다. 부가 프로세서(220)의 동작을 제어하고, 프로그램의 수행시 필요한 데이터는 공유 메모리(230)로부터 독출하며, 처리된 결과를 공유 메모리(230)에 저장하거나 출력 수단을 통해 출력되도록 한다. 컨트롤러(222)는 예를 들어, MCU(microcontroller unit)일 수 있다.
멀티미디어 처리부(223)는 메모리 제어부(226)를 통해 공유 메모리(230)에 저장된 데이터를 독출하여 상응하는 처리를 수행한다. 예를 들어, 멀티미디어 처리부(223)는 독출된 데이터가 이미지 데이터인 경우 미리 지정된 포맷(예를 들어, MPEG-4, JPEG)으로 압축하거나 필요한 이미지 효과(예를 들어, 흑백 처리 등)를 주 는 등의 역할을 수행할 수 있다. 또한, 멀티미디어 처리부(223)는 독출된 데이터가 오디오 데이터인 경우 디코딩을 수행할 수 있다. 멀티미디어 처리부(223)에 의해 처리된 데이터는 공유 메모리(230)에 저장되거나 출력 수단(예를 들어, 디스플레이부(250))을 통해 출력될 수 있다.
또한, 멀티미디어 처리부(223) 등은 공유 메모리(230)에 저장된 멀티미디어 데이터를 처리하는 구성 요소의 일 실시예에 불과하며, 공유 메모리(230)에 저장된 멀티미디어 데이터를 처리하여 공유 메모리(230)에 다시 저장하거나 디스플레이부(250)를 통해 디스플레이하거나 또는 메인 프로세서(210)로 전송하는 모든 멀티미디어 데이터 처리부에 범용적으로 적용될 수 있음은 자명하다.
이미지 스케일러(224)는 이미지 센서(240)로부터 입력되는 데이터(또는 이미지 센서(240)와 부가 프로세서(220)의 결합 경로상에 구비된 이미지 시그널 프로세서(ISP, Image Signal Processor)에 의해 처리된 데이터)를 컨트롤러(222)의 제어에 의해 가공하여 미리 설정된 이미지 데이터로 변환한다. 예를 들어, 이미지 스케일러(224)는 이미지의 크기 조정, 색상 변경, 필터링(filtering)에 의한 부드러운 이미지 생성 등을 수행할 수 있다. 그리고, 이미지 스케일러(224)에 의해 처리된 데이터는 메모리 제어부(226)에 할당된 AP-CM 버스를 통해 공유 메모리(230)에 저장될 수 있다.
본 발명의 이미지 스케일러(224)는 공유 메모리(230)로 멀티미디어 데이터를 저장하는 구성 요소의 일 실시예에 불과할 수 있으며, 본 발명은 공유 메모리(230)로 멀티미디어 데이터(예를 들어, 이미지 데이터 및/또는 오디오 데이터 등)를 실 시간 저장할 필요가 있는 모든 멀티미디어 데이터 입력부가 범용적으로 적용될 수도 있음은 당연하다.
디스플레이 인터페이스(225)는 부가 프로세서(220)의 제어에 의해 공유 메모리(230)로부터 독출된 데이터를 미리 정해진 출력 형식으로 변환하여 디스플레이부(250)로 출력하는 기능을 수행한다. 미리 정해진 출력 형식은 예를 들어 RGB 포맷일 수 있으며, 이외에도 디스플레이부(250)가 임의의 영상을 표시하기 위해 요구되는 출력 형식이면 제한없이 적용될 수 있음은 자명하다. 또한, 디스플레이 인터페이스(225)는 메모리 제어부(226)를 통해 입력된 데이터를 일시적으로 저장할 수 있는 저장 공간(예를 들어, 버퍼 등)을 포함할 수도 있다.
도 6을 참조하면, 메인 프로세서(210)와 부가 프로세서(220)를 결합하는 MP-AP 버스와 디스플레이 인터페이스 버스(즉, 디스플레이 인터페이스(225)와 디스플레이부(250)를 결합하는 버스)를 구성하는 핀(pin)들이 예시되어 있다. 도시된 바와 같이, MP-AP 버스는 주소 신호를 송수신하기 위한 2개 또는 16개의 핀, 데이터 송수신을 위한 16개의 핀, 제어 신호를 송수신하기 위한 5개 또는 6개의 핀으로 구성될 수 있다. 그리고, 디스플레이 인터페이스 버스는 데이터 송신을 위한 16개의 핀, 제어 신호 송신을 위한 5개 또는 6개의 핀으로 구성될 수 있다. 따라서, 메인 프로세서(210)가 디스플레이부(250)를 통해 출력하고자 하는 데이터를 MP-AP 버스를 통해 전달할 수 있다. 이때, 부가 프로세서(220)는 메인 프로세서(210)의 제어에 의해 메인 프로세서(210)로부터 입력된 데이터를 처리하지 않고 바이패스(bypass)할 수 있다. 이로 인해, 메인 프로세서(210)는 디스플레이부(250)를 직 접 제어할 수 있다. 또한, 메인 프로세서(210)가 디스플레이부(250)를 통해 표시될 데이터를 직접 출력하고, 부가 프로세서(220)가 단지 데이터의 전달 경로만을 제공한다면 부가 프로세서(220)의 일부 구성 요소는 동작될 필요가 없을 수 있다. 이 경우 동작되지 않는 구성 요소로 입력되는 동작 전원은 차단될 수 있다. 이에 대해서는 이후 관련도면을 참조하여 상세히 설명한다.
메모리 제어부(226)는 이미지 센서(240)로부터 입력되는 데이터, 부가 프로세서(220)의 내부 구성 요소들(예를 들어, 멀티미디어 처리부(223) 등)을 통해 입력되는 데이터를 공유 메모리(230)에 저장한다. 그리고, 메모리 제어부(226)는 부가 프로세서(220)의 내부 구성 요소들(예를 들어, 멀티미디어 처리부(223) 등)이 공유 메모리(230)에 저장된 데이터를 독출하도록 하기 위해 AP-SM 버스의 할당을 제어한다. 메모리 제어부(226)는 컨트롤러(222)의 제어에 의해 버스 할당을 제어할 수 있음은 당연하다.
공유 메모리(230)는 결합된 복수의 프로세서(예를 들어, 메인 프로세서(210)와 하나 이상의 부가 프로세서)에 의해 공유되는 구조로써, 공유 메모리(230)를 공유하는 프로세서들의 수량에 상응하는 억세스 포트(access port)를 구비한다.
예를 들어, 메인 프로세서(210)와 부가 프로세서(220)가 공유 메모리(230)를 공유한다고 가정하면, 공유 메모리(230)는 2개의 억세스 포트(예를 들어, 제1 억세스 포트, 제2 억세스 포트)를 구비할 수 있다. 이하, 설명의 편의를 위해 메인 프로세서(210)와 결합되는 억세스 포트를 "제1 억세스 포트"라 칭하기로 하며, 부가 프로세서(220)와 결합되는 억세스 포트를 "제2 억세스 포트"라 칭하기로 한다.
각각의 억세스 포트는 상응하는 프로세서와 주소(address) 신호를 송수신하기 위한 n개의 핀, 데이터(data) 신호를 송수신하기 위한 m개의 핀, 제어(control) 신호를 송수신하기 위한 k개의 핀을 구비할 수 있다. 또한, 각 억세스 포트는 각각의 프로세서들에 의해 공동으로 접근할 수 있는 공유 메모리(230)의 공동 영역(common area, 320)에 대한 억세스 상태 정보를 출력하기 위한 p개의 핀을 더 구비할 수 있다. 여기서, n, m, k, p는 각각 임의의 자연수 일 수 있다. 각 프로세서는 공동 영역 접속을 위한 억세스 요청 정보를 어드레스 신호 또는 칩 셀렉트 신호 등의 형태로 공유 메모리(230)로 전송할 수 있다.
도 3에서 예시된 바와 같이, 공유 메모리는 하나의 내부 컨트롤러(310) 및 복수의 분할 영역으로 구분된 저장 영역을 포함할 수 있다. 내부 컨트롤러(310)는 제1 억세스 포트 및 제2 억세스 포트를 통해 각각의 프로세서(210, 220)에 결합되며, 각 프로세서(210, 220)에 대해 동일하거나 독립적인 클럭(clock)이 사용될 수 있다.
공유 메모리(230)의 저장 영역은 복수의 영역으로 분할 될 수 있다. 분할된 저장 영역은 메인 프로세서(210)와 부가 프로세서(220)에 각각 개별적으로 할당되는 전용 영역들(즉, 제1 영역(320), 제2 영역(340)), 메인 프로세서(210)와 부가 프로세서(220)가 중첩되지 않도록 선택적으로 접속하여 사용할 수 있는 하나 이상의 공동 영역(330)을 포함할 수 있다.
여기서, 전용 영역들(제1 영역(320), 제2 영역(340)은 해당 분할 영역에 상응하도록 미리 설정된 프로세서들만 상응하는 억세스 포트를 통해 독점적으로 접속 할 수 있는 영역이다. 예를 들어, 제1 영역(320)은 제1 억세스 포트를 통해 메인 프로세서(210)만 접속할 수 있도록 제한되고, 제2 영역(340)은 제2 억세스 포트를 통해 부가 프로세서(220)만 접속할 수 있도록 제한될 수 있다.
그리고, 공동 영역(330)은 중복되지 않은 시점에 개별적으로 접속할 수 있는 영역이다. 예를 들어, 메인 프로세서(210)가 접속중이지 않으면 부가 프로세서(220)가 접속할 수 있으며, 메인 프로세서(210)가 접속중이라면 부가 프로세서(220)는 메인 프로세서(210)에 의한 접속이 완료된 후에야 해당 공동 영역에 접근할 수 있다. 이는 공유 메모리(230)의 내부 컨트롤러(310)가 공동 영역(330)에 대한 억세스 상태 정보를 각 프로세서로 출력하고 있으므로 어떤 프로세서가 공동 영역(330)에 접속중인지 인식할 수 있기 때문이다. 예를 들어, 특정 공동 영역에 임의의 프로세서가 접속중인 경우 내부 컨트롤러(310)가 하이(High) 신호 형태의 억세스 상태 정보를 출력할 수 있으며, 이에 대해서는 이후 도 3을 참조하여 하기에서 상세히 설명하기로 한다.
전원 공급부(260)는 스위치부(265)와 연결되어, 디지털 처리 장치(200)의 내부 구성 요소 각각에 전원 전압을 제공하는 기능을 수행한다.
스위치부(265)는 메인 프로세서(210) 또는 부가 프로세서(220)의 제어에 의해 전원 공급부(260)와 각각의 내부 구성 요소간의 전원 공급을 위한 경로를 설정하는 기능을 수행한다. 따라서, 스위치부(265)를 통해 연결 경로가 설정된 구성 요소로만 전원 공급부(260)를 통해 제공되는 전원 전압이 제공될 수 있다. 즉, 메인 프로세서(210) 또는 부가 프로세서(220)는 수행하고자 하는 기능에 상응하여 전원 전압 제어 명령을 생성하여 스위치부(265)로 전달할 수 있으며, 이로 인해 스위치부(265)는 전원 공급부(260)와 해당하는 구성 요소들간의 연결 경로를 설정할 수 있다.
예를 들어, 스위치부(265)는 메인 프로세서(210)를 통해 입력되는 전원 전압 제공 명령에 따라 연결 경로를 설정하여 메인 프로세서(210)에서 수행하는 기능에 상응하는 구성 요소로만 전원 전압을 제공할 수 있다. 메인 프로세서(210)가 디스플레이부(250)로 데이터를 출력하고자 하는 경우, 메인 프로세서(210)는 이에 상응하는 전원 전압 제어 명령을 스위치부(265)로 전달한다. 이에 상응하여 스위치부(265)는 인터페이스부(221), 디스플레이 인터페이스(225), 메모리 제어부(226), 공유 메모리(230)로만 전원 전압이 제공되도록 연결 경로를 설정할 수 있다. 따라서, 해당 구성 요소들만 동작이 수행될 수 있다. 물론, 메인 프로세서(210)가 디스플레이부(250)로 데이터를 출력하고자 하는 경우에도 이미 부가 프로세서(220)가 다른 동작(예를 들어, 이미지 센서(240)로부터 입력되는 영상 신호의 처리 등)을 수행하고 있는 중이라면 해당 동작의 정상적 수행을 위해 전원 공급이 차단되지 않을 것임은 자명하다.
도 3은 본 발명의 바람직한 일 실시예에 따른 공유 메모리의 구조를 나타낸 블록도이다. 이하, 공유 메모리(230)의 억세스 상태 정보를 제공하는 방법에 대해 설명하기로 한다. 이하, 이해와 설명의 편의를 위해 메인 프로세서(210)가 부가 프로세서(220)에 의해 처리될 동영상 데이터를 부가 프로세서(220)로 전송하는 것을 가정하여 설명하기로 한다. 또한, 공유 메모리(230)가 각 프로세서로 출력하는 억세스 상태 정보는 공동 영역(330)에 대한 억세스 상태를 나타낸다. 또한, 메인 프로세서(210)가 공동 영역(330)을 접속 중인 경우, 부가 프로세서(220)로 출력되는 억세스 상태 정보는 하이 상태(접속 중이거나 접속 요청된 상태임을 나타내는 것으로 가정함)의 신호가 출력된다. 이와 같은 상태에서 부가 프로세서(220)가 공동 영역(330)에 억세스 요청한 경우 메인 프로세서(210)로 출력되는 억세스 상태 정보는 하이 상태의 신호로 전환될 것이다. 즉, 메인 프로세서(210)로 출력되는 억세스 상태 정보는 공동 영역에 대한 부가 프로세서(220)의 접속 중 또는 접속 요청 여부를 나타내고, 부가 프로세서(220)로 출력되는 억세스 상태 정보는 공동 영역(330)에 대한 메인 프로세서(210)의 접속 중 또는 접속 요청 여부를 나타내도록 설정될 수 있다.
메인 프로세서(210)는 공유 메모리(230)의 공동 영역(330)에 접속하여 동영상 데이터를 기록하기 위해 제1 억세스 포트를 통해 공유 메모리(230)로 공동 영역(330)에 대한 접속 요청을 전송한다. 메인 프로세서(210)는 공동 영역(330)으로의 접속 이전에 공유 메모리(230)로부터 출력되는 억세스 상태 정보를 참조하여 공동 영역(330)에 부가 프로세서(220)가 접속 중인지 또는 접속 요청한 상태인지 또는 비접속 상태인지를 미리 인지할 수 있다.
여기서, 접속 요청은 내부 컨트롤러(310) 또는 저장 영역의 일정 영역에 미리 설정된 레지스터(미도시)에 미리 설정된 값을 기록하거나 주소 신호를 내부 컨트롤러(310)로 전송하거나 주소 신호와 제어 신호를 함께 전송하는 것일 수 있다. 주소 신호는 데이터 기록을 위한 공동 영역(330) 내의 임의의 주소 정보(제1 Addr)일 수 있다. 또한, 제어 신호는 공동 영역(330)으로의 데이터 기록을 지시하기 위한 제1 WE(write enable), 공동 영역(330)에 대한 칩 선택 신호(제1 CS: chip select), 클럭(제1 CLK) 등 중 하나 이상일 수 있다.
내부 컨트롤러(310)는 접속 요청을 통해 메인 프로세서(210)가 공동 영역(330)에 접속을 시도함을 인식할 수 있다.
만일 접속 요청이 미리 설정된 레지스터에 기록되는 미리 설정된 값이라면, 내부 컨트롤러(310)는 해당 레지스터에 해당 값이 기록되었는지 여부로서 접속 시도 여부를 판단할 수 있다. 레지스터는 각 프로세서에 상응하여 미리 설정될 수 있다. 예를 들어, 레지스터가 각 프로세서에 대해 미리 설정된 값이라면, 상응하는 프로세서는 접속을 시도하기 위해 레지스터에 제1 정보(예를 들어, '1')를 기록하고, 접속을 종료한 후 레지스터에 제2 정보(예를 들어, '0')를 기록할 수 있다.
만일 접속 요청이 주소 신호인 경우, 내부 컨트롤러(310)는 입력된 주소 신호를 이용하여 메인 프로세서(210)가 공동 영역(330)에 접속을 시도함을 인식할 수 있다. 이는 접속 요청이 주소 신호와 제어 신호로 구성된 경우에도 동일하게 적용될 수 있다. 다만, 접속 요청이 제어 신호를 더 포함하는 경우, 내부 컨트롤러(310)는 메인 프로세서(210)가 어떤 동작을 수행하기 위해 공동 영역(330)에 접속을 시도하는지도 판단할 수 있다.
공유 메모리(230)는 입력된 접속 요청을 이용하여 메인 프로세서(210)가 공동 영역(330)에 접속을 시도하는 것으로 인식하면, 이에 상응하도록 부가 프로세 서(220)로 출력되는 억세스 상태 정보를 변경할 수 있다.
메인 프로세서(210)는 공유 메모리(230)로부터 입력되는 공동 영역(330)에 대한 억세스 상태 정보를 참조하여 부가 프로세서(220)가 아직 공동 영역(330)에 접속하지 않은 상태이면 공동 영역(330)에 접속할 수 있다. 또한 공동 영역(330)에 아직 부가 프로세서(320)가 접속하지 않은 상태라면, 내부 컨트롤러(310)는 메인 프로세서(210)에 공동 영역(330)에 접속되도록 제어할 수도 있다. 이 경우, 공유 메모리(230)는 메인 프로세서(210)가 공동 영역(415)에 접속을 요청한 시점 또는 접속을 개시한 시점부터 하이 상태의 억세스 상태 정보를 하이 상태의 신호로 전환하여 부가 프로세서(220)로 출력할 수 있다. 이를 통해 부가 프로세서(220)는 메인 프로세서(210)가 공동 영역(330)에 억세스 요청 또는 접속 중인 것을 인지할 수 있다.
이는 공동 영역이 하나 이상인 경우(즉, 공동 영역이 둘 이상으로 분리되어 있는 경우)에 대해서도 동일하게 적용될 수 있으며, 부가 프로세서(220)가 공동 영역(330)에 접속을 시도하는 경우에도 동일하게 적용될 수 있다. 따라서, 이에 대한 별도의 설명은 생략하기로 한다.
또한, 도 3에는 도시되어 있지 않으나, 본 발명에 따른 디지털 처리 장치는 사용자로부터 임의의 명령(예를 들어, 동영상 재생 등)을 입력받기 위한 입력부(미도시)를 더 포함할 수 있다. 여기서, 입력부는 복수의 키버튼으로 구성될 수 있으며, 터치 스크린 등의 형태로 구현될 수도 있다.
도 4는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서가 디스플레이부를 직접 제어하는 경우 동작되는 내부 구성 요소들을 예시한 도면이다. 이하에서는 메인 프로세서(210)가 디스플레이부(250)로 데이터를 출력하는 경우를 가정하여 설명하기로 한다. 메인 프로세서(210)는 디스플레이부(250)를 통해 예를 들어 기지국 신호 수신 정도, 배터리 잔량 등에 대한 정보를 디스플레이할 수 있을 것이다.
메인 프로세서(210)가 디스플레이부(250)를 통해 데이터를 출력하고자 하는 경우, 메인 프로세서(210)는 부가 프로세서(220)를 통해 디스플레이부(250)와 결합되어 있으므로, 메인 프로세서(210)는 출력할 데이터를 공유 메모리(230)에 기록한 후 부가 프로세서(220)를 제어하여 디스플레이부(250)를 통해 데이터를 출력하여야 한다. 따라서, 도 4에서 보여지는 바와 같이, 메인 프로세서(210)는 부가 프로세서(220)를 제어하기 위한 제어 명령을 송신하기 위해 MP-AP 버스와 인터페이스(221), 공유 메모리(230)에 기록된 데이터를 독출하기 위해 메모리 제어부(226)와 메모리 제어부(226)와 공유 메모리(230)를 결합하는 AP-SM 버스, 디스플레이부(250)를 통해 데이터를 출력하기 위해 디스플레이 인터페이스(225), 디스플레이 인터페이스(225)와 디스플레이부(250)를 결합한 디스플레이 인터페이스 버스로 전원 전압이 제공되도록 스위치부(265)를 제어해야 한다. 물론, 공유 메모리의 일정 주소 영역에 임의의 데이터가 기록된 경우 디스플레이 인터페이스(225)가 해당 데이터를 독출하여 디스플레이부(250)로 출력하도록 미리 설정되어 있는 경우라면 메인 프로세서(210)는 해당 데이터를 지정된 주소 영역에 기록하는 것으로 충분하며, 따라서, 인터페이스(229)로 전원 전압이 입력되지 않도록 스위치부(265)를 제어할 수도 있다.
또한, 메인 프로세서(210)는 디스플레이부(250)로 출력할 데이터를 MP-AP 버스를 통해 부가 프로세서(220)로 전달할 수도 있다. 즉, 메인 프로세서(210)는 디스플레이부(250)로 출력할 데이터(예를 들어, 크기가 작은 데이터 등)를 MP-AP 버스를 통해 부가 프로세서(220)로 전달함으로써, 해당 데이터가 부가 프로세서(220)의 인터페이스(229) 및 디스플레이 인터페이스(225)를 통해 디스플레이부(250)로 출력되도록 부가 프로세서(220)를 제어할 수도 있다. 이 경우, 메인 프로세서(210)는 부가 프로세서(220)의 인터페이스(229) 및 디스플레이 인터페이스(225)로 전원 전압이 입력되도록 스위치부(265)를 제어할 수도 있다.
상술한 바와 같이, 메인 프로세서(220)는 디스플레이부(250)로 임의의 데이터를 출력하기 위하여 공유 메모리(230)를 이용하거나, 부가 프로세서(220) 내부에서 형성되는 전달 경로를 이용하는 등의 다양한 방법을 선택적으로 이용할 수도 있을 것이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 메인 프로세서가 디스플레이부를 통해 데이터를 출력하는 방법을 나타낸 순서도이다. 이하에서는 메인 프로세서(210)가 임의의 데이터(예를 들어, 연산된 결과값, 동영상 등, 이하 편의상 "출력 데이터"라 칭하기로 함)를 디스플레이부(250)를 통해 출력하는 것을 가정하여 설명하기로 한다.
단계 510에서 메인 프로세서(210)는 디스플레이부(250)로 데이터를 직접 출 력할 것임을 알리는 제어 명령(즉, 데이터 출력 명령)을 부가 프로세서(220)로 전달한다. 이에 상응하여 부가 프로세서(220)는 메인 프로세서(210)가 어떠한 동작을 수행하려고 하는지를 인식할 수 있다.
단계 515에서 메인 프로세서(210)는 수행하고자 하는 기능에 상응하는 전원 전압 제어 명령을 스위치부(265)로 전달한다. 여기서, 전원 전압 제어 명령은 상술한 바와 같이, 동작이 수행될(즉, 전원 전압이 제공될) 내부 구성 요소로의 경로 선택을 지시하는 제어 명령일 수 있다. 스위치부(265)는 메인 프로세서(210)를 통해 입력된 전원 전압 제어 명령에 상응하여 해당하는 구성 요소들로만 전원 전압이 제공될 수 있도록 내부 경로를 설정한다. 상술한 바와 같이, 메인 프로세서(210)가 디스플레이부(250)로 데이터를 직접 출력하기 전에 또는 그 동안 부가 프로세서(220)에서 다른 동작이 수행되어야 하는 경우라면 해당 동작의 정상적 수행을 위해 별도의 전원 전압 제어 명령이 스위치부(265)로 전달되지 않을 수도 있다. 부가 프로세서(220)의 수행 동작이 메인 프로세서(210)에 의해 미리 인식될 수 있음은 당업자에게 자명하다.
예를 들어, 메인 프로세서(210)가 디스플레이부(250)를 통해 데이터를 출력하는 경우, 스위치부(265)는 메인 프로세서(210)로부터 입력된 전원 전압 제어 명령에 상응하여 공유 메모리(230), 인터페이스(221), 메모리 제어부(226), 디스플레이 인터페이스(225) 및 메인 프로세서(210)와 부가 프로세서(220)를 결합하는 MP-AP 버스, 메모리 제어부(226)와 공유 메모리(230)을 결합하는 AP-SM 버스, 디스플레이 인터페이스(225)와 디스플레이부(250)를 결합하는 디스플레이 인터페이스 버 스와 전원 공급부(260)간의 연결 경로를 각각 설정하여 각각의 구성 요소로 전원 전압이 제공되도록 할 수 있다. 상술한 바와 같이, 메인 프로세서(210)가 데이터 전달을 위해 어떤 경로를 선택하는지, 또는 디스플레이 인터페이스(225)가 어떤 동작을 수행하도록 미리 설정되었는지 등에 의해 전원 전압이 공급되는 구성 요소들의 조합은 다양할 수 있을 것이다. 다만, 이하에서는 메인 프로세서(210)가 공유 메모리(230)를 통해 해당 데이터를 디스플레이부(250)로 전달하는 경우를 가정하여 설명한다.
단계 520에서 메인 프로세서(210)는 디스플레이부(250)를 통해 출력하고자 하는 출력 데이터를 MP-SM 버스와 제1 억세스 포트를 이용하여 공동 영역(330)에 기록한다. 메인 프로세서(210)는 공유 메모리(230)로부터 공동 영역(330)에 대한 억세스 상태 정보를 입력받아 공동 영역(330)이 사용 가능한 경우에 출력 데이터를 기록할 수 있다. 예를 들어, 메인 프로세서(210)는 공유 메모리(230)의 내부 컨트롤러(310)에 공동 영역(330)의 억세스 상태에 상응하여 갱신되도록 설정된 레지스터를 제1 정보(예를 들어, "1")로 갱신할 수 있다. 이를 통해 부가 프로세서(220)가 공동 영역(330)에 접근을 자제하도록 하기 위해, 공유 메모리(230)는 하이 상태의 억세스 상태 정보를 부가 프로세서(220)로 출력하여 다른 프로세서에 의해 사용중임을 알릴 수 있다. 그러나, 만일 공동 영역(330)이 하나 이상의 저장 영역으로 분할된 경우에는 메인 프로세서(210)는 부가 프로세서(220)가 접속하지 않은 다른 서브 영역으로 접속하여 출력 데이터를 기록할 수도 있다.
단계 525에서 메인 프로세서(210)는 부가 프로세서(220)가 출력 데이터를 공 유 메모리(320)로부터 독출할 수 있도록 독출 명령을 부가 프로세서(220)로 전달할 수 있다. 여기서, 독출 명령은 공동 영역(330)에 저장된 출력 데이터의 주소 정보 및 출력 데이터에 상응하는 기록된 데이터의 크기 정보를 포함할 수 있다.
단계 530에서 부가 프로세서(220)는 독출 명령에 의해 공동 영역(330)으로부터 출력 데이터를 독출하여 디스플레이 인터페이스(225)로 전달한다. 출력 데이터의 독출은 메모리 제어부(226)에 의해 수행되어 독출된 디스플레이 인터페이스(225)로 제공되거나, 디스플레이 인터페이스(225)가 미리 지정된 주소 영역에 기록된 데이터를 독출하거나, 전원 공급받는 컨트롤러(222)가 해당 데이터를 독출하여 디스플레이 인터페이스(225)로 제공하는 등의 다양한 방법이 이용될 수 있음은 상술한 바와 같다. 다만, 부가 프로세서(220)의 어떤 구성 요소에 의해 독출된 데이터가 디스플레이 인터페이스(225)로 전달되는 것을 이하에서는 부가 프로세서(220)가 데이터를 독출하여 디스플레이 인터페이스(225)로 전송한 것으로 설명하기로 한다. 또한 상술한 바와 같이, 부가 프로세서(220)는 공유 메모리(230)로부터 공동 영역(330)에 대한 억세스 상태 정보를 입력받아 공동 영역(330)이 사용 가능한 경우에 출력 데이터를 독출할 수 있다.
단계 535에서 부가 프로세서(220)는 데이터를 모두 독출하여 디스플레이 인터페이스(225)로 전송하였는지 여부를 판단한다. 예를 들어, 부가 프로세서(220)는 메인 프로세서(210)로부터 입력된 독출 명령에 공유 메모리(230)를 통해 독출한 데이터(즉, 출력 데이터)에 대한 크기 정보(편의상 "전체 크기 정보"가 칭하기로 함)가 포함되어 있으므로, 부가 프로세서(220)는 공유 메모리(230)로부터 독출한 데이 터의 크기 정보와 전체 크기 정보를 비교함으로써 모든 데이터를 독출하였는지를 알 수 있다. 데이터 독출을 수행하는 구성 요소는 독출한 데이터의 크기 정보와 전체 크기 정보를 이용하여 모든 데이터가 독출되었는지 여부를 판단할 수 있을 것이다.
만일 데이터를 모두 독출하지 않았다고 판단되면, 데이터 독출이 완료될 때까지 부가 프로세서(220)는 단계 535에서 대기한다.
그러나 만일 데이터를 모두 독출하였다고 판단되면, 단계 540에서 부가 프로세서(220)는 공유 메모리(230)를 통해 독출한 출력 데이터를 미리 정해진 출력 형식(예를 들어, RGB format)으로 변환하여 디스플레이부(250)를 통해 출력한다. 즉, 디스플레이 인터페이스(225)는 메모리(226)를 통해 입력된 데이터를 일시적으로 저장한 후 미리 정해진 출력 형식으로 변환하여 디스플레이부(250)로 출력할 수 있다.
단계 545에서 부가 프로세서(220)는 디스플레이 인터페이스(225)를 통해 디스플레이부(250)로 데이터 출력이 완료되면, 메인 프로세서(210)의 데이터 출력 명령에 상응하는 동작이 완료에 상응하는 인터럽트 신호를 메인 프로세서(210)로 전달한다. 이를 통해 메인 프로세서(210)는 해당 동작이 완료되었음을 인식할 수 있으며, 다른 동작 수행을 지시할 수 있다. 인터럽트 신호는 전원 공급된 컨트롤러(222) 또는 해당 데이터의 출력을 완료한 디스플레이 인터페이스(225) 등의 제어에 의해 인터페이스(229)가 메인 프로세서(229)로 출력할 수 있다.
상술한 바와 같이, 본 발명에 따른 공유 메모리를 구비한 디지털 처리 장치 및 데이터 출력 위한 방법을 제공함으로써, 프로세서에 의해 수행되는 기능에 상응하여 동작되는 내부 구성 요소로만 전원 전압을 제공할 수 있는 효과가 있다.
또한, 본 발명은 기능 수행에 필요한 내부 구성 요소로만 전원 전압을 제공함으로써 전력 소모를 최소화할 수 있는 효과도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 디지털 처리 장치에 있어서,
    전원 전압을 제공하는 전원 공급부;
    공유 메모리;
    독립된 버스를 통해 상기 공유 메모리와 각각 결합되는 n(2이상의 임의의 자연수)개의 프로세서들; 및
    하나 이상의 프로세서 또는 상기 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어하는 스위치부를 포함하는 디지털 처리 장치.
  2. 제1항에 있어서,
    상기 스위치부는 제1 프로세서로부터 입력되는 전원 전압 제어 명령에 상기 제1 프로세서의 하나 이상의 내부 구성 요소, 제2 프로세서 또는 상기 제2 프로세서의 하나 이상의 내부 구성 요소로의 전원 전압 공급 또는 차단을 제어하는 것을 특징으로 하는 디지털 처리 장치.
  3. 제 1항에 있어서,
    상기 n개의 프로세서들은,
    메인 프로세서; 및
    상기 메인 프로세서와 독립된 제어 버스를 통해 각각 결합되며, 상기 제어 버스를 통해 입력되는 제어 신호에 따른 동작을 수행하는 n-1개의 부가 프로세서들로 구성되는 것을 특징으로 하는 디지털 처리 장치.
  4. 제 3항에 있어서,
    상기 부가 프로세서들 중 하나 이상의 부가 프로세서는,
    제1 버스를 통해 상기 메인 프로세서와 데이터 송수신을 위한 인터페이스;
    상기 메인 프로세서의 제어에 의해 제2 버스를 통해 상기 공유 메모리에 데이터를 기록하거나 기록된 데이터를 독출하는 메모리 제어부; 및
    제3 버스를 통해 상기 디스플레이부와 결합되며, 상기 메모리 제어부를 통해 독출된 데이터를 미리 정해진 형식으로 변환하여 상기 디스플레이부로 출력하는 디스플레이 인터페이스를 포함하는 디지털 처리 장치.
  5. 제4항에 있어서,
    상기 부가 프로세서들 중 하나 이상의 부가 프로세서는,
    상기 공유 메모리에 저장된 데이터를 사용자 명령에 상응하도록 처리하는 멀티미디어 처리부; 및
    이미지 센서로부터 입력되는 데이터를 미리 정해진 방법에 따라 처리하는 이미지 스케일러를 더 포함하는 것을 특징으로 하는 디지털 처리 장치.
  6. 제 4항에 있어서,
    상기 디스플레이 인터페이스는 RGB 형식으로 상기 독출된 데이터를 변환하는 것을 특징으로 하는 디지털 처리 장치.
  7. 제 4항에 있어서,
    상기 제1 버스는 주소 신호 송수신을 위한 N개의 핀, 데이터 송수신을 위한 M개의 핀 및 제어 신호 송수신을 위한 K개의 핀을 포함하며,
    상기 제3 버스는 데이터 송신을 위한 M개의 핀 및 제어 신호 송신을 위한 K개의 핀을 포함하는 것을 특징으로 하는 디지털 처리 장치.
  8. 제 7항에 있어서,
    상기 N은 2 또는 16 중 어느 하나이며, 상기 M은 16이고, 상기 K는 5 또는 6인 것을 특징으로 하는 디지털 처리 장치.
  9. 제 1항에 있어서,
    상기 공유 메모리는,
    상기 프로세서들에 상응하여 각각의 접속 경로를 제공하는 n개의 억세스 포트;
    상기 프로세서들이 중복 없이 독립적으로 접속하여 사용할 수 있는 하나 이상의 공동 영역; 및
    임의의 프로세서가 상기 공동 영역에 접속 중인지 여부에 대한 억세스 상태 정보를 생성하여 상응하는 프로세서로 출력하는 내부 컨트롤러를 포함하는 것을 특징으로 하는 디지털 처리 장치.
  10. 제 9항에 있어서,
    임의의 프로세서로 입력되는 상기 억세스 상태 정보는 타 프로세서가 상기 공동 영역에 억세스 중이거나 억세스를 시도한 경우에는 제1 상태 신호로 출력되며, 상기 타 프로세서가 상기 공동 영역에 억세스하지 않은 경우에는 제2 상태 신호로 출력되는 것을 특징으로 하는 디지털 처리 장치.
  11. 제 9항에 있어서,
    상기 제1 상태 신호의 입력 중에 상기 공유 메모리로 억세스 요청을 전송한 상기 프로세서는 상기 억세스 상태 정보가 상기 제2 상태 신호로 갱신되어 입력된 후 상기 억세스 요청을 상기 공유 메모리로 재전송하는 것을 특징으로 하는 디지털 처리 장치.
  12. 제 9항에 있어서,
    상기 공동 영역으로의 억세스를 위해 각 프로세서는 주소 정보, 제어 신호 중 하나 이상을 포함하는 억세스 요청을 상기 공유 메모리로 입력하는 것을 특징으로 하는 디지털 처리 장치.
  13. 제 9항에 있어서,
    상기 제어 신호는 상기 공동 영역을 지시하는 주소 신호 및 상기 공유 메모리의 칩 선택(chip select) 신호를 포함하는 것을 특징으로 하는 디지털 처리 장치.
  14. 제 4항에 있어서,
    상기 메인 프로세서가 상기 디스플레이부로 데이터를 출력하는 경우, 상기 스위치부는 상기 메인 프로세서로부터 입력된 전원 전압 제어 명령에 따라 상기 부가 프로세서의 상기 인터페이스, 상기 메모리 제어부 및 상기 디스플레이 인터페이스로 전원 전압이 공급되도록 전원 공급 경로를 설정하는 것을 특징으로 하는 디지털 처리 장치.
  15. 제 14항에 있어서,
    상기 스위치부에 의해 전원 공급 경로가 설정되면, 상기 메인 프로세서는 출력할 데이터를 상기 공유 메모리에 기록한 후 상기 기록된 데이터의 독출을 지시하는 제어 명령을 상기 부가 프로세서, 상기 메모리 제어부 및 상기 디스플레이 인터페이스 중 하나 이상으로 전송하는 것을 특징으로 하는 디지털 처리 장치.
  16. 제 15항에 있어서,
    상기 부가 프로세서는 상기 제어 명령에 상응하여 상기 기록된 데이터를 독출하여 미리 정해진 형식으로 변환하여 상기 디스플레이부로 출력하는 것을 특징으로 하는 디지털 처리 장치.
  17. 메인 프로세서와 부가 프로세서에 의해 공유되는 공유 메모리를 구비한 디지 털 처리 장치가 데이터를 출력하는 방법에 있어서,
    (a) 상기 메인 프로세서가 수행될 기능에 상응하는 전원 전압 제어 명령을 스위치부로 전송하는 단계;
    (b) 상기 스위치부는 상기 전원 전압 제어 명령에 따라 전원 전압이 제공되는 전원 공급 경로를 설정하는 단계;
    (c) 상기 메인 프로세서는 공동 영역에 출력할 데이터를 기록한 후 독출을 지시하는 제어 명령을 상기 부가 프로세서로 전송하는 단계; 및
    (d) 상기 부가 프로세서는 상기 제어 명령에 상응하여 상기 기록된 데이터를 상기 공유 메모리로부터 독출하여 디스플레이부로 출력하는 단계를 포함하되,
    상기 전원 전압 제어 명령에 의해 상기 부가 프로세서의 내부 구성 요소 중 일부에만 전원 전압이 공급되는 것을 특징으로 하는 데이터 출력 방법.
  18. 제 17항에 있어서,
    상기 (d) 단계는,
    상기 부가 프로세서는 상기 공동 영역으로부터 독출된 데이터를 미리 정해진 형식으로 변환하는 단계를 더 포함하되,
    상기 부가 프로세서는 상기 변환된 데이터를 상기 디스플레이부로 출력하는 것을 특징으로 하는 데이터 출력 방법.
  19. 제 17항에 있어서,
    상기 (c) 단계에 있어서,
    상기 메인 프로세서는 상기 공유 메모리로부터 상기 공동 영역에 대한 억세스 상태 정보를 수신하는 단계를 더 포함하되,
    상기 공동 영역이 상기 부가 프로세서에 의해 억세스 시도 또는 억세스 중이 아닌 경우 상기 메인 프로세서는 상기 출력할 데이터를 상기 공동 영역에 기록하는 것을 특징으로 하는 데이터 출력 방법.
  20. 제 17항에 있어서,
    상기 (d) 단계에 있어서,
    상기 부가 프로세서는 상기 디스플레이부로 데이터 전송이 완료되면, 상기 메인 프로세서로 데이터 전송 완료에 상응하는 인터럽트 신호를 전송하는 단계를 더 포함하되,
    상기 메인 프로세서는 상기 인터럽트 신호에 의해 데이터 출력 완료 여부를 인식하는 것을 특징으로 하는 데이터 출력 방법.
  21. 하나의 메인 프로세서와 복수의 부가 프로세서를 구비한 디지털 처리 장치에 서 상기 메인 프로세서가 상기 부가 프로세서를 이용하여 데이터를 출력하는 방법에 있어서,
    (a) 상기 메인 프로세서가 수행될 기능에 상응하는 전원 전압 제어 명령을 스위치부로 전송하는 단계;
    (b) 상기 스위치부는 상기 전원 전압 제어 명령에 따라 전원 전압이 제공되는 전원 공급 경로를 설정하는 단계;
    (c) 상기 메인 프로세서는 제1 버스를 통해 출력할 데이터를 상기 부가 프로세서로 전송하는 단계; 및
    (d) 상기 부가 프로세서는 상기 출력할 데이터를 제2 버스를 통해 디스플레이부로 출력하는 단계를 포함하되,
    상기 전원 전압 제어 명령에 의해 상기 부가 프로세서의 내부 구성 요소 중 일부에만 전원 전압이 공급되는 것을 특징으로 하는 데이터 출력 방법.
  22. 제 21항에 있어서,
    상기 (d) 단계에 있어서,
    상기 부가 프로세서는 상기 출력할 데이터를 미리 정해진 형식으로 변환하는 단계를 더 포함하되,
    상기 부가 프로세서는 상기 변환된 데이터를 상기 디스플레이부로 출력하는 것을 특징으로 하는 데이터 출력 방법.
  23. 제 22항에 있어서,
    상기 미리 정해진 형식으로의 변환은 RGB 형식으로의 변환인 것을 특징으로 하는 데이터 출력 방법.
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