KR20080024492A - Method of reducing warpage in an over-molded ic package - Google Patents

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Abstract

A dummy circuit pattern is disclosed on a surface of a substrate for a semiconductor package, the dummy circuit pattern including straight line segments having a length controlled so as not to generate stresses within the line segments above a desired stress. The dummy circuit pattern may be formed of lines, or contiguous or spaced polygons, such as hexagons. Portions of the dummy circuit pattern may also be formed with an orientation, size and position that are randomly selected. ® KIPO & WIPO 2008

Description

오버 몰딩된 ＩＣ 패키지의 휨을 줄이는 방법{METHOD OF REDUCING WARPAGE IN AN OVER-MOLDED IC PACKAGE}METHOOD OF REDUCING WARPAGE IN AN OVER-MOLDED IC PACKAGE

관련 출원Related Applications

본 출원은, Hem Takiar 등에 의해 출원되었으며 그 명칭이 "APPARATUS HAVING REDUCED WARPAGE IN AN OVER-MOLDED IN PACKAGE"인 미국 특허 출원 와 관련되는 바, 이는 본원과 동시에 출원되었으며 그 전체가 본원의 참조로서 인용된다. This application is filed by Hem Takiar et al., And is entitled US Patent Application entitled "APPARATUS HAVING REDUCED WARPAGE IN AN OVER-MOLDED IN PACKAGE." In connection with this, it is filed concurrently with this application and is hereby incorporated by reference in its entirety.

본 출원은 또한, Cheeman Yu 등에 의해 출원되었으며 그 명칭이 "SUBSTRATE WARPAGE CONTROL AND CONTINUOUS ELECTRICAL ENHANCEMENT"인 미국 특허 출원 와 관련되는 바, 이는 본원과 동시에 출원되었으며 그 전체가 본원의 참조로서 인용된다. This application is also filed by Cheeman Yu et al. And filed under US patent application entitled " SUBSTRATE WARPAGE CONTROL AND CONTINUOUS ELECTRICAL ENHANCEMENT. &Quot; In connection with this, it is filed concurrently with this application and is hereby incorporated by reference in its entirety.

본 발명의 실시예들은 휨을 막기 위한 칩 캐리어 기판을 형성하는 방법 및 그에 의해 형성되는 칩 캐리어에 관한 것이다. Embodiments of the present invention relate to a method of forming a chip carrier substrate for preventing warpage and a chip carrier formed thereby.

휴대용 소비자 전자 장치에 대한 요구가 크게 증가함에 따라, 고용량의 저장 디바이스들이 요구되고 있다. 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들이 디지털 정보 저장 및 교환에 대해 끊임없이 증가하는 요구들 을 충족시키는 데에 널리 이용되고 있다. 비휘발성 반도체 메모리 디바이스들의 높은 신뢰성 및 큰 용량 뿐 아니라, 이들의 휴대성, 다능성(versatility) 및 강건한 설계에 의해, 이러한 메모리 디바이스들은, 예를 들어 디지털 카메라들, 디지털 뮤직 플레이어들, 비디오 게임 콘솔들, PDA들 및 셀룰러 전화들과 같은 다양한 전자 디바이스들에서 이용하기에 이상적이다. As the demand for portable consumer electronic devices has increased greatly, there is a need for high capacity storage devices. Nonvolatile semiconductor memory devices, such as flash memory storage cards, are widely used to meet the ever-increasing demands on digital information storage and exchange. In addition to the high reliability and large capacity of nonvolatile semiconductor memory devices, as well as their portability, versatility and robust design, these memory devices are, for example, digital cameras, digital music players, video game consoles. Is ideal for use in a variety of electronic devices such as mobile phones, PDAs and cellular telephones.

플래시 메모리 카드들에 대한 하나의 예시적인 표준은 소위 SD(보안 디지털) 플래시 메모리 카드이다. 과거에, SD 카드들과 같은 전자 디바이스들은 몇 개의 개별적으로 패키지된 IC들(이들 각각은 정보 처리를 위한 논리 회로들, 정보를 저장하기 위한 메모리 및 외부 세계와 정보를 교환하기 위한 I/O 회로들을 포함하는 별개의 기능들을 취급한다)로 구성되는 집적 회로("IC") 시스템을 포함하였다. 개별적으로 패키지되는 IC들은 IC 시스템을 형성하기 위해 프린트 회로 기판과 같은 기판에 개별적으로 장착된다. 보다 최근에는, 시스템 패키지(system-in-a-package, "SiP") 및 다중칩 모듈("MCM")이 개발되었는데, 여기에서는 복수의 집적 회로 컴포넌트들이 함께 패키지됨으로써 단일 패키지 내에 완전한 전자 시스템을 제공한다. 전형적으로, MCM은 복수의 칩들을 포함하며, 이러한 칩들은 기판 위에 나란히 장착된 다음 패키지된다. SiP는 전형적으로 복수의 칩들을 포함하며, 이들중 일부 또는 전부는 기판 위에 적층된 다음 패키지된다. One exemplary standard for flash memory cards is the so-called SD (Secure Digital) flash memory card. In the past, electronic devices such as SD cards used several individually packaged ICs, each of which was logic circuits for information processing, memory for storing information, and I / O circuitry for exchanging information with the outside world. And integrated circuit ("IC") systems consisting of < RTI ID = 0.0 > a < / RTI > Individually packaged ICs are individually mounted to a substrate, such as a printed circuit board, to form an IC system. More recently, system packages (system-in-a-package, "SiP") and multichip modules ("MCM") have been developed, in which multiple integrated circuit components are packaged together to form a complete electronic system in a single package. to provide. Typically, an MCM includes a plurality of chips, which are mounted side by side over a substrate and then packaged. SiP typically includes a plurality of chips, some or all of which are stacked on a substrate and then packaged.

일반적으로, 다이 및 수동 컴포넌트들이 장착될 수 있는 기판은 한측 또는 양측 모두에 전도성층이 식각되는 단단한 또는 부드러운 유전체 베이스를 포함한다. 다이와 전도성층(들) 사이에 전기적인 접속이 형성되고, 전도성층(들)은 다이 를 전자 시스템 내에 집적하기 위한 전기적인 리드 구조(electrical lead structure)를 제공한다. 일단 다이와 기판 간에 전기적인 접속이 이루어지면, 어셈블리는 몰딩 화합물(molding compound) 내에서 싸여짐으로써 보호 패키지를 제공한다. Generally, the substrate onto which the die and passive components can be mounted includes a rigid or soft dielectric base on which one or both sides of the conductive layer are etched. Electrical connections are made between the die and the conductive layer (s), which provide an electrical lead structure for integrating the die into the electronic system. Once the electrical connection is made between the die and the substrate, the assembly is wrapped in a molding compound to provide a protective package.

도 1은 식각된 전도성층을 포함하는 통상의 기판(20)의 한 표면을 나타낸다. 기판(20)은 기판 위에 장착된 다양한 컴포넌트들 간에, 그리고 이러한 기판 컴포넌트들과 외부 환경 간에 전기 신호들을 전송하기 위한 컨덕턴스 패턴(22)을 포함한다. 이러한 컨덕턴스 패턴은 임의수의 구성들을 가지며, 기판 위에서 많은 양의 공간을 차지한다. 종래에, 컨덕턴스 패턴의 일부를 형성하지 않는 영역들로부터 기판 표면의 전도성층이 완전히 식각되어 없어지는 경우, 서로 다른 열 팽창 특성들을 갖는 영역들이 야기되고, IC 패키지를 제조하는 동안 기판을 가열하게 되면 기판에 기계적인 스트레스가 쌓인다는 것을 인식하였다. 컨덕턴스 패턴의 금속은 가열시 팽창하는 경향이 있으며, 일부 영역들은 금속을 갖고 일부 영역들은 갖지 않게 되어, 기판 내에 스트레스를 야기한다. 전도성층의 일부를 형성하지 않는 전도성층의 영역들이 완전히 그대로 남겨지는 경우에도, 동일한 현상이 관찰되었다. 이러한 스트레스는 기판을 휘게 하는 경향이 있다. 휘어진 기판은, 반도체 다이가 기판에 결합될 때, 또는 그 이후에, 반도체 다이의 크랙(crack) 및 기계적인 스트레스를 야기할 수 있다. 1 shows one surface of a conventional substrate 20 including an etched conductive layer. Substrate 20 includes conductance pattern 22 for transmitting electrical signals between various components mounted on the substrate and between such substrate components and the external environment. This conductance pattern has any number of configurations and occupies a large amount of space on the substrate. Conventionally, when the conductive layer on the surface of the substrate is completely etched away from regions that do not form part of the conductance pattern, regions with different thermal expansion characteristics are caused, and heating the substrate during fabrication of the IC package It was recognized that mechanical stress builds up on the substrate. The metal of the conductance pattern tends to expand upon heating, with some regions having a metal and some regions having no metal, causing stress in the substrate. The same phenomenon was observed even when regions of the conductive layer which did not form part of the conductive layer were left completely intact. This stress tends to warp the substrate. The curved substrate can cause cracks and mechanical stress in the semiconductor die when or after the semiconductor die is bonded to the substrate.

따라서, 컨덕턴스 패턴으로 이용되지 않는 영역들 내의 반도체 기판 상에 소위 더미 패턴(dummy pattern)을 식각하는 것이 알려져있다. 예를 들어, 그 명칭이 "Pattern Layout Structure in Substrate"인 Tsai의 미국 특허 6,380,633호는 컨덕턴스 패턴(22)으로 이용되지 않는 기판(20) 상의 영역들(26, 28 및 30)에 형성되는 크로스 해치의 더미 패턴(예를 들어, 도 1에 나타낸 더미 패턴(24))을 형성하는 것에 대해 개시한다. 더미 패턴(24)은 컨덕턴스 패턴을 갖는 기판 상의 영역들과 컨덕턴스 패턴을 갖지 않는 기판 상의 영역들 간의 서로 다른 열 특성을 감소시킴으로써 개선된 반도체 수율을 제공한다. Thus, it is known to etch a so-called dummy pattern on semiconductor substrates in regions that are not used as conductance patterns. For example, US Pat. No. 6,380,633 to Tsai, entitled " Pattern Layout Structure in Substrate, " cross hatches formed in regions 26, 28, and 30 on substrate 20 that are not used as conductance patterns 22. FIG. The formation of a dummy pattern (e.g., a dummy pattern 24 shown in FIG. 1) is described. Dummy pattern 24 provides improved semiconductor yield by reducing different thermal characteristics between regions on a substrate having a conductance pattern and regions on a substrate having no conductance pattern.

본 발명의 발명자들은 또한, 더미 패턴(24)이 긴 직선으로 놓여질 때에 여전히 열 스트레스가 야기된다는 것을 알게 되었다. 특히, 이러한 열 스트레스는 더미 패턴 트레이스의 직선 세그먼트 위에 누적되며, 직선 세그먼트의 길이가 길어질수록 증가한다는 것을 발견하였다. 그 명칭이 "Warpage-Preventive Circuit Board And Method For Fabricating The Same"인 Chang 등의 미국 특허 6,864,434호는 Tsai의 특허에서 제안된 크로스 해치의 더미 패턴을 개시하지만, Chang 등은 이러한 더미 패턴을 복수의 영역들로 분해한다. Chang 등이 Tsai에 비해 개선을 제시하기는 하지만, Chang 등은 여전히 기판 상의 직선 세그먼트들의 시스템을 개시함으로써, 기판에 스트레스를 야기한다. 반도체 다이가 보다 얇아지고 섬세해짐에 따라, 기판 내에서의 스트레스를 최소화하는 것이 더욱 중요하게 되었다. The inventors have also found that thermal stress is still caused when the dummy pattern 24 is laid in a long straight line. In particular, it has been found that this thermal stress accumulates on the straight segments of the dummy pattern traces and increases with the length of the straight segments. Chang et al., US Pat. No. 6,864,434, entitled " Warpage-Preventive Circuit Board And Method For Fabricating The Same, " discloses a dummy pattern of cross hatches proposed in Tsai's patent, while Chang et al. Disassemble into Although Chang et al suggest improvements over Tsai, Chang et al still initiate a system of straight segments on the substrate, causing stress on the substrate. As semiconductor dies become thinner and more delicate, minimizing stress in the substrate becomes more important.

개략적으로, 본 발명의 실시예들은 휨을 막기 위한 칩 캐리어 기판을 형성하는 방법 및 그에 의해 형성되는 칩 캐리어에 관한 것이다. 기판은 기판 상의 컴포넌트들과 다이 간에 전기 신호들을 전송하기 위한 컨덕턴스 패턴 및 이러한 컨덕턴스 패턴에 점유되지 않는 영역들 내의 기판의 휨을 막기 위한 더미 회로 패턴을 포함한다. Generally, embodiments of the present invention relate to a method of forming a chip carrier substrate for preventing warpage and a chip carrier formed thereby. The substrate includes a conductance pattern for transmitting electrical signals between the die and components on the substrate and a dummy circuit pattern for preventing warpage of the substrate in areas not occupied by such conductance pattern.

더미 회로 패턴은 직선 세그먼트들을 가지며, 이러한 직선 세그먼트들은 원하는 스트레스 이상으로 그 직선 세그먼트들 내에 스트레스들을 발생시키지 않도록 길이 제어된다. 직선 세그먼트의 원하는 길이는, 직선 세그먼트 내의 스트레스를 길이의 함수로서 결정한 다음, 상기 길이를 소정의 직선 세그먼트 내에서 원하는 최대 스트레스 미만으로 설정함으로써 실험적으로 결정된다. 대안적으로, 라인 세그먼트의 원하는 길이는 기판 내에서 이용되는 물질들의 알려진 특성들에 기초하여 추정된다. The dummy circuit pattern has straight segments, which are length controlled so as not to generate stresses in the straight segments above the desired stress. The desired length of the straight segment is determined experimentally by determining the stress in the straight segment as a function of length and then setting the length to less than the desired maximum stress in the given straight segment. Alternatively, the desired length of the line segment is estimated based on known properties of the materials used in the substrate.

더미 회로 패턴은 복수의 라인들, 형상들 및 사이즈로 형성된다. 일 실시예에서, 더미 회로 패턴은 복수의 다각형들, 예를 들어 6각형들로 형성된다. 다각형들은 서로 연속적이거나, 서로 이격될 수 있다. 또한, 다각형들 각각은 서로 동일한 사이즈를 갖거나, 또는 더미 회로 패턴은 다른 사이즈의 다각형들을 포함할 수 있다. The dummy circuit pattern is formed in a plurality of lines, shapes and sizes. In one embodiment, the dummy circuit pattern is formed of a plurality of polygons, for example hexagons. The polygons may be continuous with one another or may be spaced apart from one another. In addition, each of the polygons may have the same size as each other, or the dummy circuit pattern may include polygons of different sizes.

대안적인 실시예에서, 더미 회로 패턴은 기판 위에 형성된 임의의 형상들의 다각형들로 형성될 수 있다. 이러한 임의의 형상들은 또한 기판 위에서 임의로 방위가 정해지고/정해지거나 임의로 위치될 수 있다. 대안적인 실시예들에서, 이러한 임의의 형상들은 서로 연속적이거나, 또는 서로 이격될 수 있다. In an alternative embodiment, the dummy circuit pattern may be formed of polygons of any shapes formed on the substrate. These arbitrary shapes can also be optionally oriented and / or positioned arbitrarily on the substrate. In alternative embodiments, these arbitrary shapes may be continuous with one another or spaced apart from one another.

임의의 형상들에 대한 대안으로서, 더미 회로 패턴은 기판 상의 임의의 라인들로 형성될 수 있다. 대안적인 실시예들에서, 이러한 라인들은 더미 회로 패턴 위에서 임의의 방위, 임의의 길이 그리고/또는 임의의 위치를 가질 수 있다. As an alternative to any shapes, the dummy circuit pattern can be formed from any lines on the substrate. In alternative embodiments, these lines may have any orientation, any length and / or any location over the dummy circuit pattern.

더미 회로 패턴은 컨덕턴스 패턴과 함께 포토마스크 상에 형성된 다음, 기존의 식각 공정에 의해 기판의 상부 그리고/또는 바닥에 전도성층들 내로 식각된다. The dummy circuit pattern is formed on the photomask together with the conductance pattern and then etched into the conductive layers on the top and / or bottom of the substrate by conventional etching processes.

도 1은 크로스 해치의 더미 회로 패턴을 포함하는 종래의 기판의 평면도이다. 1 is a plan view of a conventional substrate including a dummy circuit pattern of a cross hatch.

도 2는 본 발명의 실시예들에 따른 컨덕턴스 패턴 및 이러한 컨덕턴스 패턴에 의해 점유되지 않는 영역들 내의 더미 패턴을 포함하는 기판의 평면도이다. 2 is a plan view of a substrate including a conductance pattern and dummy patterns in regions not occupied by such conductance pattern in accordance with embodiments of the present invention.

도 3은 도 2에 나타낸 기판의 단면도이다.3 is a cross-sectional view of the substrate shown in FIG. 2.

도 4는 본 발명의 대안적인 실시예에 따른 컨덕턴스 패턴 및 더미 회로 패턴을 포함하는 기판의 평면도이다. 4 is a plan view of a substrate including a conductance pattern and a dummy circuit pattern according to an alternative embodiment of the present invention.

도 5는 본 발명의 제 2의 대안적인 실시예에 따른 컨덕턴스 패턴 및 더미 회로 패턴을 포함하는 기판의 평면도이다. 5 is a plan view of a substrate including a conductance pattern and a dummy circuit pattern according to a second alternative embodiment of the present invention.

도 6은 본 발명의 제 3의 대안적인 실시예에 따른 컨덕턴스 패턴 및 더미 회로 패턴을 포함하는 기판의 평면도이다. 6 is a plan view of a substrate including a conductance pattern and a dummy circuit pattern according to a third alternative embodiment of the present invention.

도 7은 본 발명의 제 4의 대안적인 실시예에 따른 컨덕턴스 패턴 및 더미 회로 패턴을 포함하는 기판의 평면도이다. 7 is a plan view of a substrate including a conductance pattern and a dummy circuit pattern according to a fourth alternative embodiment of the present invention.

도 8은 본 발명의 도 5의 대안적인 실시예에 따른 컨덕턴스 패턴 및 더미 회로 패턴을 포함하는 기판의 평면도이다. 8 is a plan view of a substrate including a conductance pattern and a dummy circuit pattern according to an alternative embodiment of FIG. 5 of the present invention.

도 9는 복수의 전도성층들을 포함하는 기판의 단면도로서, 이러한 전도성층 들중 1개 이상은 상기 설명한 실시예들중 임의의 실시예에서 나타낸 더미 회로 패턴을 포함한다. 9 is a cross-sectional view of a substrate including a plurality of conductive layers, one or more of which include dummy circuit patterns shown in any of the embodiments described above.

도 10은 본 발명의 일 실시예에 따른 더미 회로 패턴을 갖는 기판을 포함하는 반도체 패키지의 단면도이다. 10 is a cross-sectional view of a semiconductor package including a substrate having a dummy circuit pattern according to an embodiment of the present invention.

도 11은 기판 위에 컨덕턴스 패턴 및 더미 회로 패턴을 제조하기 위한 공정을 나타내는 흐름도이다. 11 is a flowchart illustrating a process for fabricating a conductance pattern and a dummy circuit pattern on a substrate.

도 12는 본 발명의 일 실시예에 따른 더미 회로 패턴을 포함하는 반도체 패키지를 제조하기 위한 공정의 전체 흐름도이다. 12 is an overall flowchart of a process for manufacturing a semiconductor package including a dummy circuit pattern according to an embodiment of the present invention.

이제, 도 2 내지 도 12를 참조하여 본 발명의 실시예들을 설명한다. 본 발명의 실시예들은 휨이 감소된 반도체 패키지를 형성하는 방법 및 이에 의해 형성되는 반도체 패키지에 관한 것이다. 본 발명은 다른 많은 형태로 구현될 수 있으며, 여기에서 설명되는 실시예들로 한정되는 것으로서 해석되서는 안된다. 이러한 실시예들은 본 개시가 철저하고 완전하도록, 그리고 당업자에게 본 발명을 충분히 전달하기 위해 제공되는 것이다. 실제로, 본 발명은 첨부된 청구범위에 의해 규정되는 본 발명의 정신 및 범위 내에 포함되는 이러한 실시예들의 대안들, 변경들 및 균등물들을 포괄하는 것으로 의도된다. 또한, 하기의 본 발명의 상세한 설명에서는, 본 발명을 완전히 이해할 수 있도록 많은 특정의 상세 사항들이 설명된다. 하지만, 당업자라면 본 발명이 이러한 특정의 상세 사항들없이도 실시될 수 있다는 것을 알 수 있을 것이다. Embodiments of the present invention will now be described with reference to FIGS. 2 to 12. Embodiments of the present invention relate to a method of forming a semiconductor package with reduced warpage and a semiconductor package formed thereby. The invention may be embodied in many other forms and should not be construed as limited to the embodiments set forth herein. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the invention to those skilled in the art. Indeed, the invention is intended to cover alternatives, modifications and equivalents of these embodiments that fall within the spirit and scope of the invention as defined by the appended claims. In addition, in the following detailed description of the invention, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to one skilled in the art that the present invention may be practiced without these specific details.

도 2는 칩 캐리어 기판(100)의 평면도이고, 도 3은 기판(100)의 상면 및 하면에 수직인 평면을 통해 본 단면도이다. 도 3에 나타낸 바와 같이, 기판(100)은 상면(102) 및 하면(104)을 갖는다. 기판(100)은 전기 절연성 코어(106)로 형성될 수 있으며, 이러한 전기 절연성 코어(106)의 상면에는 상부 전도성층(108)이 형성되고, 그 하면에는 하부 전도성층(110)이 형성된다. 코어는, 예를 들어 폴리이미드 라미네이트, FR4 및 FRF5를 포함한 에폭시 수지, BT(bismaleimide triazine) 등과 같은 다양한 유전 물질들로 형성될 수 있다. 본 발명에 결정적인 것은 아니지만, 코어(106)는 40㎛ 내지 200㎛의 두께를 가질 수 있으며, 또한 대안적인 실시예들에서 코어의 두께는 이러한 범위의 밖에서 달라질 수 있다. 대안적인 실시예들에서, 코어는 세라믹 또는 유기물일 수 있다. 2 is a plan view of the chip carrier substrate 100, and FIG. 3 is a cross-sectional view viewed through a plane perpendicular to the top and bottom surfaces of the substrate 100. As shown in FIG. 3, the substrate 100 has an upper surface 102 and a lower surface 104. The substrate 100 may be formed of an electrically insulating core 106, and an upper conductive layer 108 is formed on an upper surface of the electrically insulating core 106, and a lower conductive layer 110 is formed on a lower surface thereof. The core may be formed of various dielectric materials such as, for example, polyimide laminates, epoxy resins including FR4 and FRF5, bismaleimide triazine (BT), and the like. Although not critical to the invention, the core 106 may have a thickness between 40 μm and 200 μm, and in alternative embodiments the thickness of the core may vary outside this range. In alternative embodiments, the core may be ceramic or organic.

전도성층들(108 및 110)은 구리, 구리 합금 또는 다른 저 저항의 전기 전도체로 형성될 수 있으며, 이하 설명되는 본 발명의 실시예들에 따라 컨덕턴스 패턴 및 더미 회로 패턴에 패터닝될 수 있다. 층들(108 그리고/또는 110)은 약 10㎛ 내지 24㎛의 두께를 가질 수 있지만, 다른 실시예들에서 층들(108 및 110)의 두께는 이러한 범위의 밖에서 달라질 수 있다. 일단 패터닝되면, 종래에 알려져있는 바와 같이, 상부 및 하부의 전도성층들은 각각 솔더 마스크(112, 114)와 라미네이트된다.Conductive layers 108 and 110 may be formed of copper, copper alloy or other low resistance electrical conductors, and may be patterned in conductance patterns and dummy circuit patterns in accordance with embodiments of the present invention described below. Layers 108 and / or 110 may have a thickness of about 10 μm to 24 μm, but in other embodiments the thickness of layers 108 and 110 may vary outside this range. Once patterned, as is known in the art, the top and bottom conductive layers are laminated with solder masks 112 and 114, respectively.

기판(100)은 다양한 반도체 패키지들에서 이용되도록 패터닝 및 구성될 수 있다. 이러한 하나의 패키지는, 예를 들어 SD 플래시 메모리 카드들에서 이용되는 소위 랜드 그리드 어레이(land grid array, LGA) 반도체 패키지이다. 하지만, 이하 설명되는 더미 회로 패턴은 컨덕턴스 패턴이 형성된 다음 반도체 디바이스 내에 조립되는 임의의 기판 상에서 이용될 수 있다. Substrate 100 may be patterned and configured for use in various semiconductor packages. One such package is, for example, a so-called land grid array (LGA) semiconductor package used in SD flash memory cards. However, the dummy circuit pattern described below may be used on any substrate that has a conductance pattern formed and then assembled into a semiconductor device.

도 2를 다시 참조하여, 전도성층들(108 및 110)중 하나 또는 둘 모두는, 기판(100)에 장착되는 컴포넌트들 간에, 그리고 기판(100) 상의 컴포넌트들과 외부 디바이스들 간에 전기적인 접속을 제공하는 컨덕턴스 패턴(120)을 포함하도록 이하 설명되는 바와 같이 식각되거나 다른 공정 처리가 된다. (이하 도 9를 참조하여 설명되는 바와 같이) 복수의 상부층 및 하부층을 포함하는 기판들 내에, 그리고 기판(100)의 상면(102) 및 하면(104) 모두 위에 컨덕턴스 패턴들을 포함하는 실시예들에서는, 다른 층들 내의 컨덕턴스 패턴들 간에 전기 신호들을 전송하기 위해 비아들(미도시)이 제공될 수 있다. Referring again to FIG. 2, one or both of the conductive layers 108 and 110 may establish electrical connections between components mounted on the substrate 100 and between components on the substrate 100 and external devices. It is etched or otherwise processed as described below to include the providing conductance pattern 120. In embodiments including conductance patterns in substrates comprising a plurality of top and bottom layers (as described below with reference to FIG. 9), and over both top 102 and bottom 104 of substrate 100. Vias (not shown) may be provided to transmit electrical signals between conductance patterns in other layers.

기판(100)은 컨덕턴스 패턴을 갖지 않는 복수의 영역들(122, 124 및 126)(여기에서는, 더미 회로 영역들이라 칭함)을 더 포함한다. 본 발명의 실시예들에 따른 더미 회로 패턴(130)은 1개 이상의 더미 회로 영역들(122, 124 및 126)에 형성될 수 있다. 본 발명의 대안적인 실시예들에서, 컨덕턴스 패턴(102)의 사이즈 및 형상 뿐 아니라 기판(100)의 사이즈 및 형상은 임의의 사이즈 또는 형상의 1개 이상의 더미 회로 영역들을 정의하도록 크게 달라질 수 있다. 더미 회로(130)는 이러한 더미 회로 영역들중 임의의 1개 이상의 더미 회로 영역에 제공될 수 있다. 실시예들에서, 이하 설명되는 실시예들중 임의의 실시예에 따른 더미 회로 패턴은, 컨덕턴스 패턴이 기판의 한측에만 제공되는 경우에도, 기판의 양측에 제공될 수 있다. 자신의 제 1 또는 제 2의 반대면에 컨덕턴스 패턴을 포함하지 않는 기판이 반도체 디 바이스에 이용될 수도 있음을 알 수 있다. 이러한 기판은 본 발명의 실시예들에 따른 더미 회로 패턴을 가지며 형성될 수 있다. The substrate 100 further includes a plurality of regions 122, 124, and 126 (herein referred to as dummy circuit regions) having no conductance pattern. The dummy circuit pattern 130 according to embodiments of the present invention may be formed in one or more dummy circuit regions 122, 124, and 126. In alternative embodiments of the present invention, the size and shape of the conductance pattern 102 as well as the size and shape of the substrate 100 can vary greatly to define one or more dummy circuit regions of any size or shape. The dummy circuit 130 may be provided in any one or more of the dummy circuit regions. In embodiments, the dummy circuit pattern according to any of the embodiments described below may be provided on both sides of the substrate, even if the conductance pattern is provided on only one side of the substrate. It can be seen that a substrate that does not include a conductance pattern on its first or second opposite side may be used for a semiconductor device. Such a substrate may be formed with a dummy circuit pattern according to embodiments of the present invention.

이하 설명되는 각 실시예들에서, 더미 회로 패턴은 라인들 그리고/또는 형상들로 구성된다. 이러한 라인들 그리고/또는 형상들은 1개 이상의 더미 회로 영역들에 소정의 밀도로 제공된다. 밀도는, 기판 상의 단위 영역당, 더미 회로 패턴 또는 컨덕턴스 패턴을 형성하는 전도성 트레이스들 내의 물질의 수, 길이 그리고/또는 양을 말한다. In each of the embodiments described below, the dummy circuit pattern consists of lines and / or shapes. These lines and / or shapes are provided at one density in one or more dummy circuit regions. Density refers to the number, length and / or amount of material in conductive traces that form a dummy circuit pattern or conductance pattern per unit area on a substrate.

더미 회로 패턴의 일부의 직선 세그먼트 내에서의 스트레스 레벨은, 기판이 가열될 때 그 직선 세그먼트의 길이와 선형적으로 또는 비선형적으로 관련된다. 일반적으로, 길이가 길어질수록, 가열시의 스트레스가 더 커진다. The stress level in a straight segment of a portion of the dummy circuit pattern is linearly or nonlinearly related to the length of the straight segment when the substrate is heated. In general, the longer the length, the greater the stress upon heating.

이하 설명되는 실시예들에 따른 더미 회로 패턴의 임의의 부분에서의 직선 세그먼트의 최대 길이와 관련하여, 직선 세그먼트의 길이는 그 직선 세그먼트 내에서의 스트레스를 원하는 레벨 미만으로 유지하도록 설정된다. 특히, 더미 회로의 일부의 직선 세그먼트의 단위 길이당 스트레스는 실험적으로 그리고/또는 기존의 물리적인 특성들, 및 이용되는 물질들의 타입, 이용되는 물질들의 두께, 물질들에 가해지는 온도 범위의 함수로서의 기판 물질들의 작용에 의해 결정될 수 있다. 이러한 분석에는 다른 특징들이 포함될 수도 있다. Regarding the maximum length of the straight segments in any portion of the dummy circuit pattern according to the embodiments described below, the length of the straight segments is set to keep the stress in the straight segments below the desired level. In particular, the stress per unit length of a straight segment of a portion of a dummy circuit is experimental and / or as a function of existing physical properties, and the type of materials used, the thickness of materials used, and the temperature range applied to the materials. It can be determined by the action of the substrate materials. This analysis may include other features.

이러한 정보가 주어지면, 더미 회로의 일부의 직선 세그먼트의 최대 길이는 그 세그먼트 내에서의 스트레스를 임의의 원하는 소정 레벨 미만으로 유지하도록 선택된다. 즉, 단위 길이당 쌓이는 스트레스를 알게 됨으로써, 원하는 최대 스트레 스를 선택한 다음, 선택된 스트레스 레벨로 또는 그 미만으로 스트레스를 유지하도록 더미 회로의 직선 세그먼트들의 일부 또는 전부의 길이를 설정할 수 있다. 본 발명의 실시예들에서는, 단위 길이당 스트레스의 정량적인 분석이 수행될 필요가 없으며, 대신에 직선 세그먼트의 최대 길이가 추정될 수 있다. 또한, 본 발명의 실시예들에서, 더미 회로 패턴은 직선 세그먼트들을 포함하며, 가열시 이러한 세그먼트들에는 소정의 최대치를 초과하는 스트레스가 야기된다. Given this information, the maximum length of a straight segment of a portion of the dummy circuit is selected to keep the stress within that segment below any desired predetermined level. That is, by knowing the stress accumulated per unit length, one can select the desired maximum stress and then set the length of some or all of the straight segments of the dummy circuit to maintain the stress at or below the selected stress level. In embodiments of the present invention, a quantitative analysis of stress per unit length need not be performed, but instead the maximum length of the straight segment can be estimated. In addition, in embodiments of the present invention, the dummy circuit pattern includes straight segments, and upon heating these segments are subject to stresses that exceed a predetermined maximum.

기판 내에 스트레스를 야기할 수 있는 다른 요인들과 상관없이, 더미 회로 패턴의 밀도와 관련하여, 기판 내에서의 스트레스는 더미 패턴의 밀도가 컨덕턴스 패턴의 밀도와 비슷해질 때에 최소화될 수 있다. 따라서, 본 발명의 실시예들에서, 더미 회로 패턴의 밀도는 기판 상의 소정의 컨덕턴스 패턴의 밀도와 비슷하게 선택될 수 있다. 대안적으로, 더미 회로 패턴의 밀도는, 기판 상에서의 결과적인 스트레스가 소정의 허용가능한 레벨 내에서 유지되도록 컨덕턴스 패턴의 밀도보다 크거나 작게 선택될 수 있다. 본 발명의 실시예들에서는, 더미 회로 패턴과 컨덕턴스 패턴 간의 밀도 차이로부터 야기되는 스트레스의 정량적인 분석이 수행될 필요가 없으며, 대신에 더미 회로 패턴의 밀도가 추정될 수 있다는 것을 이해할 수 있다. Regardless of other factors that can cause stress in the substrate, with respect to the density of the dummy circuit pattern, the stress in the substrate can be minimized when the density of the dummy pattern becomes similar to the density of the conductance pattern. Thus, in embodiments of the present invention, the density of the dummy circuit pattern may be selected to be similar to the density of certain conductance patterns on the substrate. Alternatively, the density of the dummy circuit pattern may be selected to be greater or less than the density of the conductance pattern so that the resulting stress on the substrate is maintained within some acceptable level. In embodiments of the present invention, it can be appreciated that a quantitative analysis of the stress resulting from the density difference between the dummy circuit pattern and the conductance pattern need not be performed, and instead the density of the dummy circuit pattern can be estimated.

도 2에 나타낸 실시예에서, 더미 회로 패턴(130)은 층(108 그리고/또는 110) 내로 식각되는 복수의 인접하는 정렬 셀들(130')로 형성된다. 인접하는 셀들 각각은 균일한 형태를 가질 수 있으며, 셀들 간에 어떠한 공간도 남기지 않도록 함께 맞춰질 수 있다. 대안적인 실시예들에서, 개별적인 셀들은 그들 사이에 공간을 남기도록 함께 맞춰질 수 있음을 이해할 수 있다. 패턴(130)은 임의의 2개의 인접하 는 셀들(130')을 통해 어떠한 직선도 연장되지 않도록 식각 또는 다른 처리가 행해진다. 도 2에 나타낸 실시예에서, 개별적인 셀들(130')은 6각형으로서, 벌집 패턴(130)을 형성한다. 하지만, 대안적인 실시예들에서는, 예를 들어 인접하는 원들과, 8각형들과, 그리고 3각형, 직사각형 및 정사각형을 제외한 기타 다각형들과 같은 다른 형상들이 이용될 수 있음을 이해할 수 있다. (3각형, 직사각형 및 정사각형은, 어떠한 직선도 임의의 2개의 인접하는 형상들을 통해 연장되지 않도록 하기 위해 인접하는 형상들이 서로 정렬되지 않는 경우에 이용될 수 있다.) In the embodiment shown in FIG. 2, dummy circuit pattern 130 is formed of a plurality of adjacent alignment cells 130 ′ that are etched into layer 108 and / or 110. Each of the adjacent cells may have a uniform shape and may be fitted together so that no space is left between the cells. In alternative embodiments, it can be appreciated that the individual cells can be fitted together to leave a space between them. The pattern 130 is etched or otherwise processed so that no straight line extends through any two adjacent cells 130 '. In the embodiment shown in FIG. 2, the individual cells 130 ′ are hexagonal, forming a honeycomb pattern 130. However, it is to be understood that in alternative embodiments, other shapes may be used, such as, for example, adjacent circles, octagons, and other polygons except triangular, rectangular and square. (Triangles, rectangles, and squares can be used when adjacent shapes are not aligned with each other so that no straight line extends through any two adjacent shapes.)

나타낸 바와 같이, 패턴(130)을 형성하는 다양한 직선 세그먼트 트레이스들의 길이는 직선 세그먼트들 내에서의 스트레스 발생을 소정의 원하는 스트레스 레벨 미만으로 유지하도록 제어될 수 있다. 하지만, 실시예들에서, 각 셀(130')을 형성하는 직선 세그먼트들의 길이는 약 50㎛ 내지 250㎛의 범위, 보다 특정하게는 70㎛ 내지 150㎛의 범위가 될 수 있다. 대안적인 실시예들에서, 셀(130') 세그먼트의 최대 길이는 250㎛ 보다 크고 50㎛ 보다 작은 최대 직경을 가질 수 있다. 실시예들에서, 각 셀(130')의 다양한 측면들을 형성하는 개별적인 트레이스들의 폭은 약 70㎛ 내지 150㎛의 범위를 갖지만, 본 발명의 대안적인 실시예들에서 각 셀의 폭은 이러한 범위 보다 크거나 작을 수 있다. 더미 회로 영역들(122 내지 126) 각각은 동일한 사이즈의 셀들(130')을 포함할 수 있다. 대안적으로, 도 2에 나타낸 바와 같이, 1개 이상의 영역들(122, 124) 내의 셀들은 나머지 더미 회로 영역들(126) 내의 셀들(130') 보다 클 수 있다. 상기 나타낸 바와 같이, 더미 회로 패턴(130)은 1개 이상의 더미 회로 영역들로부터 생략될 수 있다. 또한, 이하 설명되는 바와 같 이, 소정의 더미 회로 영역 내의 개별적인 셀들(130')은 다른 사이즈를 가질 수 있다. As shown, the length of the various straight segment traces forming the pattern 130 can be controlled to maintain the stress generation within the straight segments below a certain desired stress level. However, in embodiments, the length of the straight segments forming each cell 130 ′ may be in the range of about 50 μm to 250 μm, more specifically in the range of 70 μm to 150 μm. In alternative embodiments, the maximum length of the cell 130 'segment may have a maximum diameter of greater than 250 μm and less than 50 μm. In embodiments, the width of the individual traces that form the various sides of each cell 130 ′ ranges from about 70 μm to 150 μm, but in alternative embodiments of the present invention the width of each cell is greater than this range. It can be large or small. Each of the dummy circuit regions 122 to 126 may include cells 130 ′ having the same size. Alternatively, as shown in FIG. 2, the cells in one or more regions 122, 124 may be larger than the cells 130 ′ in the remaining dummy circuit regions 126. As indicated above, the dummy circuit pattern 130 may be omitted from one or more dummy circuit regions. In addition, as described below, individual cells 130 ′ in a predetermined dummy circuit region may have different sizes.

도 2의 실시예에서, 각각의 개별적인 셀(130')은 균일한 형상을 갖는다. 도 4에 나타낸 제 2의 대안적인 실시예에서, 1개 이상의 더미 영역들(122, 124 및 126)은 복수의 불규칙한 임의의 형상의 셀들(140')을 포함하고 있는 더미 회로 패턴(140)을 포함한다. 셀들(140')의 임의의 형상은 이하 설명되는 바와 같이 기판 상에 배치되는 패턴 마스크로 생성될 수 있다. 이러한 패턴 마스크를 생성하기 위한 제어기는 임의의 형상들을 발생시키는 소프트웨어를 포함할 수 있다. 대안적으로, 임의의 형상들의 구성이 생성된 다음, 패턴 마스크를 생성하는 시스템에 정보가 전달된다. 비록 도 4는 임의의 형상의, 직선 에지의 다각형들을 나타내었지만, 본 발명의 다른 실시예들에서 1개 이상의 셀들(140')은 둥글린 에지들을 가질 수 있다. In the embodiment of FIG. 2, each individual cell 130 ′ has a uniform shape. In a second alternative embodiment shown in FIG. 4, the one or more dummy regions 122, 124, and 126 may include a dummy circuit pattern 140 that includes a plurality of irregularly shaped cells 140 ′. Include. Any shape of the cells 140 'may be created with a pattern mask disposed on the substrate as described below. The controller for generating such a pattern mask may include software for generating arbitrary shapes. Alternatively, a configuration of arbitrary shapes is generated and then the information is passed to a system that creates a pattern mask. Although FIG. 4 shows polygons of any shape, straight edges, in other embodiments of the invention one or more cells 140 ′ may have rounded edges.

실시예들에서, 각각의 임의의 형상의 셀(140')은 소정의 더미 회로 영역 내의 임의의 위치에 배치될 수 있다. 대안적으로, 각 더미 회로 영역은 소정의 서브 영역들로 세분될 수 있으며, 다양한 서브 영역들을 통해 셀 분배가 제어되지만, 소정의 서브 영역 내에서의 셀(140')의 위치 선정은 임의로 결정된다. 추가의 대안으로서, 각각의 임의의 형상의 셀의 위치는 더미 회로 영역 내에서 미리 결정된다. In embodiments, each arbitrary shaped cell 140 ′ may be disposed at any location within a given dummy circuit area. Alternatively, each dummy circuit region may be subdivided into predetermined subregions, and cell distribution is controlled through the various subregions, but positioning of the cell 140 'within the predetermined subregion is arbitrarily determined. . As a further alternative, the position of each arbitrary shaped cell is predetermined within the dummy circuit area.

일반적으로, 도 2의 실시예에서와 같이, 어떠한 2개의 인접하는 셀들(140')도 이들을 통해 연장되는 인접한 직선을 갖지 않는다. 이러한 실시예에서, 2개의 임의의 형상의 셀들의 에지들이 정렬될 수 있기는 하지만, 어떠한 2개의 임의의 형 상의 인접하는 셀들이 정렬 측면을 가짐으로써 그들 사이에 직선을 형성할 가능성은 상당히 작다. 본 발명의 일 실시예에서, 임의의 형상의 셀(140')의 임의의 측의 평균 길이는 0.3mm 내지 1mm의 범위가 될 수 있다. 하지만, 본 발명의 대안적인 실시예들에서, 임의의 형상의 셀(140')의 임의의 측의 평균 길이는 이러한 범위 보다 크거나 작을 수 있음을 알 수 있다. 또한, 이러한 평균 사이즈로부터의 표준 편차는 본 발명의 대안적인 실시예들에서 달라질 수 있음을 알 수 있다. 실시예들에서, 라인들(140')의 두께는 약 50㎛가 될 수 있지만, 이러한 두께는 본 발명의 실시예들에서 달라질 수 있다. In general, as in the embodiment of FIG. 2, no two adjacent cells 140 ′ have adjacent straight lines extending through them. In this embodiment, although the edges of two arbitrary shaped cells can be aligned, the probability that any two arbitrary shapes of adjacent cells have an alignment side is very small to form a straight line between them. In one embodiment of the present invention, the average length of any side of any shaped cell 140 'may range from 0.3 mm to 1 mm. However, in alternative embodiments of the present invention, it can be appreciated that the average length of any side of any shaped cell 140 'may be larger or smaller than this range. It can also be seen that the standard deviation from this average size may vary in alternative embodiments of the present invention. In embodiments, the thickness of lines 140 ′ may be about 50 μm, but this thickness may vary in embodiments of the present invention.

임의의 형상의 셀들(140')의 평균 사이즈는 다른 더미 회로 영역들(122 내지 126)에서 같거나 다를 수 있다. 유사하게, 더미 회로 패턴(140)은 1개 이상의 더미 회로 영역들(122 내지 126)로부터 생략될 수 있다. 일반적으로, 더미 회로 패턴(140)의 밀도는 상기 설명한 바와 같이 컨덕턴스 패턴(120)의 밀도와 같거나, 작거나 또는 크게 되도록 제어될 수 있다. The average size of cells 140 'of any shape may be the same or different in other dummy circuit regions 122-126. Similarly, dummy circuit pattern 140 may be omitted from one or more dummy circuit regions 122-126. In general, the density of the dummy circuit pattern 140 may be controlled to be equal to, smaller or larger than the density of the conductance pattern 120 as described above.

도 4에 나타낸 실시예에서, 셀들(140')의 전부 또는 대부분은 조밀한(closed) 다각형들이다. 도 5에 나타낸 제 3 실시예에서, 칩 보유 기판(100)은 컨덕턴스 패턴(120) 및 1개 이상의 더미 회로 영역들(122 내지 126)을 포함하며, 더미 회로 영역들 각각은 임의의 방위의 라인들(150')로 구성되는 더미 회로 패턴(150)을 포함한다. 라인들(150')은 직선 또는 곡선이 될 수 있다. 직선인 경우, 각 라인(150')의 길이는 소정의 길이 보다 작게 되도록 선택될 수 있다. 대안적으로, 모든 라인들(150')의 평균 길이는 소정의 길이 미만이 되도록 선택될 수 있다. 유사하게, 상기 설명한 바와 같이, 더미 회로 패턴(150) 내의 라인들의 밀도는 컨덕턴스 패턴의 밀도와 비슷하거나, 컨덕턴스 패턴의 밀도보다 크거나 또는 작을 수 있다. 실시예들에서, 라인들(150')의 두께는 약 50㎛가 될 수 있지만, 이는 본 발명의 실시예들에서 달라질 수 있다. In the embodiment shown in FIG. 4, all or most of the cells 140 ′ are closed polygons. In the third embodiment shown in FIG. 5, the chip holding substrate 100 includes a conductance pattern 120 and one or more dummy circuit regions 122 to 126, each of which is a line of arbitrary orientation. And a dummy circuit pattern 150 composed of the fields 150 '. Lines 150 ′ may be straight or curved. In the case of a straight line, the length of each line 150 'may be selected to be smaller than a predetermined length. Alternatively, the average length of all lines 150 'may be selected to be less than a predetermined length. Similarly, as described above, the density of the lines in the dummy circuit pattern 150 may be similar to, or greater than or less than the density of the conductance pattern. In embodiments, the thickness of lines 150 ′ may be about 50 μm, but this may vary in embodiments of the present invention.

나타낸 실시예에서, 라인들(150')은 임의로 방위되고, (소정의 범위 내에서) 임의의 사이즈를 가지며, 그리고 임의로 위치된다. 대안적인 실시예들에서, 라인들(150')의 방위, 길이 및 위치중 하나 이상은 임의적이지 않도록 제어될 수 있다. 따라서, 예를 들어, 패턴(150) 내의 라인들의 방위 및 위치는 임의적이고, 길이가 제어될 수 있다. 대안적으로, 패턴(150) 내의 라인들의 방위 및 위치는 임의적이고, 위치가 부분적으로 또는 완전히 제어될 수 있다. 유사하게, 라인들(150')의 길이 및 위치는 임의적이고, 이들의 방위가 제어될 수 있다. 상기 설명한 라인들(150')의 각 특징들은 각 더미 회로 영역에 대해 동일하거나, 또는 상기 설명한 특징들은 하나의 더미 회로 영역과 다음의 더미 회로 영역에서 달라질 수 있다. In the embodiment shown, lines 150 'are optionally oriented, have any size (within a certain range), and are arbitrarily positioned. In alternative embodiments, one or more of the orientation, length, and position of the lines 150 'may be controlled to be not arbitrary. Thus, for example, the orientation and position of the lines in pattern 150 are arbitrary and the length can be controlled. Alternatively, the orientation and position of the lines in pattern 150 may be arbitrary and the position may be partially or fully controlled. Similarly, the length and position of the lines 150 'are arbitrary and their orientation can be controlled. Each feature of the lines 150 ′ described above may be the same for each dummy circuit region, or the features described above may vary in one dummy circuit region and the next dummy circuit region.

도 6은 컨덕턴스 패턴(120) 및 더미 회로 영역들(122 내지 126)을 갖는 기판(100)을 포함하는 본 발명의 다른 실시예를 나타낸다. 지금까지 설명한 실시예들에서, 도면들에서 더미 회로 패턴들로서 나타낸 라인들 및 형상들은, 패턴이 식각된 후 기판 뒤에 남겨지거나 또는 기판 위에 다르게 형성되는 트레이스 물질을 나타낸다. 대조적으로, 도 6의 실시예에서, 더미 회로 영역들 각각은 더미 회로 패턴(160)을 포함하며, 도면에서의 흰색 라인들은 제조 공정 동안 식각되어 없어지는 물질을 나타내고, 어두운 배경은 더미 회로 패턴이 형성된 후 뒤에 남겨지는 층 들(108 또는 110)로부터의 물질을 나타낸다. 도 6의 더미 회로 패턴(160)은 도 5에 나타낸 더미 회로 패턴(150)의 "네거티브(negative)"의 사상이 될 수 있다. 본 발명의 대안적인 실시예들에서, 더미 회로 패턴은 도 2 내지 4와 이하 설명되는 도 7 및 8에 나타낸 더미 회로 패턴들의 네거티브를 포함할 수 있다. 6 illustrates another embodiment of the present invention that includes a substrate 100 having a conductance pattern 120 and dummy circuit regions 122-126. In the embodiments described so far, the lines and shapes shown as dummy circuit patterns in the figures represent trace materials that are left behind the substrate or otherwise formed on the substrate after the pattern is etched. In contrast, in the embodiment of FIG. 6, each of the dummy circuit regions includes a dummy circuit pattern 160, where the white lines in the figure represent material that is etched away during the manufacturing process, and the dark background indicates that the dummy circuit pattern is missing. It shows material from layers 108 or 110 that are left behind after it is formed. The dummy circuit pattern 160 of FIG. 6 may become a concept of "negative" of the dummy circuit pattern 150 illustrated in FIG. 5. In alternative embodiments of the present invention, the dummy circuit pattern may include the negative of the dummy circuit patterns shown in FIGS. 2-4 and FIGS. 7 and 8 described below.

더미 회로 패턴(160)은 식각된 라인들(160')을 포함한다. 식각된 라인들(160')은 도 5의 더미 회로 패턴(150)으로부터의 라인들(150')의 특징들중 임의의 특징을 가질 수 있다. 도 6의 실시예에서, 바람직하게는, 라인들(160')의 길이 및 밀도는, 상기 설명한 바와 같이 더미 회로 패턴(160) 및 기판(100) 내에서의 스트레스 레벨들을 일반적으로 소정의 허용가능한 레벨들로 유지하기 위해 제조 이후 층(108 또는 110) 내의 물질의 양을 감소시키도록 선택된다. The dummy circuit pattern 160 includes etched lines 160 ′. Etched lines 160 ′ may have any of the features of lines 150 ′ from dummy circuit pattern 150 of FIG. 5. In the embodiment of FIG. 6, preferably, the length and density of the lines 160 ′ generally allow for certain acceptable levels of stress in the dummy circuit pattern 160 and the substrate 100 as described above. It is selected to reduce the amount of material in layer 108 or 110 after manufacture to maintain levels.

도 7은 컨덕턴스 패턴(120) 및 더미 회로 영역들(122 내지 126)을 갖는 기판(100)을 포함하는 본 발명의 다른 실시예를 나타낸다. 더미 회로 영역들중 하나 이상은 복수의 형상들(170')로 구성된 더미 회로 패턴(170)을 포함한다. 도 7에 나타낸 실시예에서, 형상들(170') 각각은 글자 "C"의 윤곽에 가까우며, 이러한 윤곽 내로부터의 물질은 제조 공정 동안 식각되어 제거된다. 본 발명의 대안적인 실시예들에서는, 다양한 다른 윤곽 형상들이 제공된다. 대안적으로, 이러한 형상들은 "채워질 수 있다". 즉, 형상의 바깥쪽 윤곽내로부터의 물질은 식각 공정 이후 남겨질 수 있다. FIG. 7 illustrates another embodiment of the present invention including a substrate 100 having a conductance pattern 120 and dummy circuit regions 122-126. One or more of the dummy circuit regions includes a dummy circuit pattern 170 composed of a plurality of shapes 170 ′. In the embodiment shown in FIG. 7, each of the shapes 170 ′ is close to the outline of the letter “C”, and material from within that outline is etched away during the manufacturing process. In alternative embodiments of the present invention, various other contour shapes are provided. Alternatively, these shapes can be "filled". That is, material from within the outer contour of the shape may be left after the etching process.

나타낸 실시예에서, 형상들(170')을 형성하는 세그먼트들의 대부분은 구부러진다. 구부러진 형상들은 형상 내에서의 스트레스가 최소화된다는 점에서 장점을 갖는다. 또한, 반도체 다이 및 다른 컴포넌트들은 다이 및 컴포넌트(들)의 축을 따라 정렬되는 기판 상의 패턴들에 대해 더 민감하다. 구부러진 형상은 스트레스를 줄이는데, 만일 형상이 구부러지지 않았다면 기판 상의 형상 윗쪽에 장착되는 반도체 다이 또는 다른 컴포넌트에 스트레스를 야기할 것이다. 하지만, 본 발명의 대안적인 실시예들에서, 형상들(170')은 완전한 직선 또는 부분적인 직선에 의해 정의될 수 있다. In the embodiment shown, most of the segments forming shapes 170 'are bent. Bent shapes have an advantage in that stress in the shape is minimized. In addition, semiconductor die and other components are more sensitive to patterns on the substrate that are aligned along the axis of the die and component (s). The bent shape reduces stress, which would cause stress to the semiconductor die or other component mounted over the shape on the substrate if the shape was not bent. However, in alternative embodiments of the present invention, the shapes 170 ′ may be defined by a complete straight line or a partial straight line.

도 7에 나타낸 바와 같이, 형상들(170') 각각은 서로로부터 이격된다. 본 발명의 대안적인 실시예들에서, 형상들은 겹칠 수 있다. 또한, (더미 회로 영역들(122 및 124)에서와 같이) 형상들 각각은 동일한 방위를 갖거나, (더미 회로 영역(126)에서와 같이) 형상들(170')의 방위는 다를 수 있다. 소정의 더미 회로 영역 내의 형상들(170') 각각의 사이즈는 서로 같거나 다를 수 있으며, 하나의 더미 영역으로부터 다음의 더미 영역에서의 형상들(170')의 사이즈는 같거나 다를 수 있다(도 7). 형상들(170')의 수, 사이즈, 그리고/또는 위치는 각 더미 회로 영역에서 제어되거나, 또는 임의적일 수 있다. As shown in FIG. 7, each of the shapes 170 ′ is spaced from each other. In alternative embodiments of the invention, the shapes may overlap. In addition, each of the shapes (as in dummy circuit regions 122 and 124) may have the same orientation, or the orientation of the shapes 170 ′ (as in dummy circuit region 126) may be different. The size of each of the shapes 170 'in a given dummy circuit area may be the same or different from each other, and the sizes of the shapes 170' in the next dummy area from one dummy area may be the same or different (Fig. 7). The number, size, and / or position of the shapes 170 'may be controlled or arbitrary in each dummy circuit area.

도 8은 컨덕턴스 패턴(120) 및 1개 이상의 더미 회로 영역들(122 내지 126)을 갖는 기판(100)을 포함하는 본 발명의 다른 실시예를 나타낸다. 더미 회로 영역들(122 내지 126)중 하나 이상은 복수의 셀들(180')로 형성되는 컨덕턴스 패턴(180)을 포함한다. 도 8은 더미 회로 패턴(180)을 형성하는 각 셀들(180')이 각각의 다른 셀(180')과 동일한 사이즈 또는 형상을 갖지 않는 것을 제외하고는, 상기 설명한 도 2의 실시예와 유사하다. 도 8에 나타낸 실시예에서, 복수의 보다 큰 6각형 셀들(180')은 복수의 보다 작은 6각형 셀들(180')과 결합되어 있다. 셀들(180')은 도 2의 셀들(130')과 관련하여 상기 설명한 특징들을 갖는다. 8 illustrates another embodiment of the present invention including a substrate 100 having a conductance pattern 120 and one or more dummy circuit regions 122-126. At least one of the dummy circuit regions 122 to 126 includes a conductance pattern 180 formed of a plurality of cells 180 '. FIG. 8 is similar to the embodiment of FIG. 2 described above except that each of the cells 180 'forming the dummy circuit pattern 180 does not have the same size or shape as each other cell 180'. . In the embodiment shown in FIG. 8, the plurality of larger hexagonal cells 180 ′ are combined with the plurality of smaller hexagonal cells 180 ′. Cells 180 'have the features described above with respect to cells 130' of FIG.

상기 나타낸 바와 같이, 본 발명의 실시예들에서, 복수의 층들(108 및 110)은 기판(100) 내의 코어(106)의 각각의 상면 및 하면에 제공될 수 있다. 이러한 실시예는 도 9의 단면도에 나타나있다. 나타낸 실시예에서, 코어는 3개의 층들(108)(이들 각각은 상면(102)에서 솔더 마스크층(102)에 의해 라미네이트된다)을 포함하고, 기판(100)은 3개의 층들(110)(이들 각각은 하면(104)에서 솔더 마스크층(104)에 의해 라미네이트된다)을 포함한다. 1개 이상의 층들(108 및 110)은 컨덕턴스 패턴(120) 및 상기 설명된 실시예들중 임의의 실시예에 따른 더미 회로 패턴을 포함한다. 다양한 층들(108) 내의 더미 회로 패턴은 서로 정렬되거나, 또는 본 발명의 다른 실시예들에서는 서로 정렬되지 않는다. 층들(110) 내에 형성되는 더미 회로 패턴들에 대해서도 마찬가지이다. As indicated above, in embodiments of the present invention, a plurality of layers 108 and 110 may be provided on each of the top and bottom surfaces of the core 106 in the substrate 100. This embodiment is shown in the cross section of FIG. In the embodiment shown, the core comprises three layers 108, each of which is laminated by a solder mask layer 102 on the top surface 102, and the substrate 100 has three layers 110 (these are Each laminated by a solder mask layer 104 at the bottom surface 104. One or more layers 108 and 110 include conductance pattern 120 and a dummy circuit pattern according to any of the embodiments described above. The dummy circuit patterns in the various layers 108 are aligned with each other, or not with each other in other embodiments of the present invention. The same is true for the dummy circuit patterns formed in the layers 110.

도 10은 상기 설명한 실시예들중 임의의 실시예에 따른 더미 회로 패턴을 포함하는 기판(100)을 이용하여 형성될 수 있는 반도체 패키지(182)의 단면도이다. 본 발명에 결정적인 것은 아니지만, 도 10은 기판(100)의 상면(102)에 적층된 2개의 반도체 다이(184)를 보여준다. 본 발명의 실시예들은 SiP, MCM 또는 다른 타입의 정렬에 있어서, 단일 다이에 대해 또는 3개 내지 8개 또는 그 이상의 적층된 다이에 대해 동작할 수 있다. 또한, 본 발명에 결정적인 것은 아니지만, 1개 이상의 다이(184)는 플래시 메모리 칩(NOR/NAND), SRAM, 또는 DDT, 그리고/또는 ASIC와 같은 제어기 칩이 될 수 있다. 다른 실리콘 칩들도 고려될 수 있다. 10 is a cross-sectional view of a semiconductor package 182 that may be formed using a substrate 100 including a dummy circuit pattern in accordance with any of the embodiments described above. While not critical to the present invention, FIG. 10 shows two semiconductor dies 184 stacked on top surface 102 of substrate 100. Embodiments of the present invention may operate on a single die or on three to eight or more stacked dies in SiP, MCM or other type of alignment. Also, although not critical to the present invention, one or more dies 184 may be controller chips such as flash memory chips (NOR / NAND), SRAM, or DDT, and / or ASICs. Other silicon chips may also be considered.

상기 설명한 본 발명의 실시예들에 따른 더미 회로 패턴은 기판(100) 상에서의 기계적인 스트레스 및 기판(100)의 휨을 제어하고 그리고/또는 최소화한다. 이에 의해, 다이(184)에 대해 발생하는 스트레스를 제어하고 그리고/또는 최소화함으로써, 전체 수율을 개선한다. The dummy circuit pattern according to the embodiments of the present invention described above controls and / or minimizes mechanical stress on the substrate 100 and warpage of the substrate 100. This improves overall yield by controlling and / or minimizing the stresses occurring on die 184.

기존의 다이 부착 화합물(187)을 이용하여, 기존의 접착제 또는 공융(eutectic) 다이 본드 공정에 의해 1개 이상의 다이(184)가 기판(100)의 상면(102)에 장착될 수 있다. 1개 이상의 다이(108)는 기존의 와이어 본드 공정을 통해 와이어 본드들(188)에 의해 기판(100)의 전도성층들(108, 110)에 전기적으로 연결될 수 있다. 와이어 본드 공정 이후, 회로는 기존의 몰딩 공정에 의해 몰딩 화합물(190)에서 패키지됨으로써, 패키지(182)를 완료한다. Using existing die attach compounds 187, one or more dies 184 may be mounted to the top surface 102 of the substrate 100 by conventional adhesive or eutectic die bond processes. One or more die 108 may be electrically connected to conductive layers 108, 110 of substrate 100 by wire bonds 188 through a conventional wire bond process. After the wire bond process, the circuit is packaged in the molding compound 190 by an existing molding process, thereby completing the package 182.

스트레스 및 휨을 감소시키는 것 외에, 상기 설명한 다양한 실시예들에 따른 더미 회로 패턴은 전기적인 기능도 행할 수 있다. 더미 회로 패턴은 접지(VSS)에 대한 경로를 제공하거나, 또는 기판 상에 장착된 반도체 다이 그리고/또는 다른 컴포넌트들에 전력을 공급하기 위해 전력원(VDD)에 연결될 수 있다. 대안적으로, 더미 회로 패턴은 반도체 다이와 기판 컴포넌트들에 그리고/또는 반도체 다이와 기판 컴포넌트들로부터 신호들을 전달할 수 있다. 다른 실시예들에서, 더미 회로 패턴은 "플로팅", 즉 어떠한 전기적인 기능도 갖지 않을 수 있다. In addition to reducing stress and warpage, the dummy circuit pattern according to the various embodiments described above can also serve an electrical function. The dummy circuit pattern may be connected to a power source VDD to provide a path to ground VSS or to power a semiconductor die and / or other components mounted on a substrate. Alternatively, the dummy circuit pattern can carry signals to and from semiconductor die and substrate components. In other embodiments, the dummy circuit pattern may not be “floating”, ie have no electrical function.

기판(100) 위에 컨덕턴스 패턴(120) 및 더미 회로 패턴의 다양한 실시예들을 형성하는 기존의 많은 공정들이 있다. 이러한 하나의 공정이 도 11의 흐름도를 참조하여 설명된다. 단계(150)에서, 전도성층들(108 및 110)의 표면이 세정된다. 단 계(152)에서, 층들(108 및 110)의 표면에 포토레지스트막이 도포된다. 단계(154)에서, 전기적인 컨덕턴스 패턴 및 더미 회로 패턴의 윤곽을 포함하는 패턴 포토마스크가 포토레지스트막 위에 놓여진다. 기존의 공정을 이용하여, 더미 회로 패턴 및 컨덕턴스 패턴이 포토마스크 상에 형성된다. 상기 나타낸 바와 같이, 더미 회로 패턴이 기판 상에서의 임의의 라인들 또는 형상들의 형성을 포함하는 경우, 기존의 임의의 생성 공정은 본 발명의 실시예에 따라 임의의 라인들 또는 형상들을 포함하도록 포토마스크 형성과 관련될 수 있다. There are many existing processes for forming various embodiments of the conductance pattern 120 and the dummy circuit pattern on the substrate 100. One such process is described with reference to the flowchart of FIG. 11. In step 150, the surfaces of the conductive layers 108 and 110 are cleaned. In step 152, a photoresist film is applied to the surfaces of the layers 108 and 110. In step 154, a pattern photomask comprising the contour of the electrical conductance pattern and the dummy circuit pattern is placed over the photoresist film. Using existing processes, dummy circuit patterns and conductance patterns are formed on the photomask. As indicated above, where the dummy circuit pattern includes the formation of any lines or shapes on the substrate, any existing existing production process may include a photomask to include any lines or shapes in accordance with an embodiment of the present invention. May be associated with formation.

일단 포토마스크가 포토레지스트막 위에 도포되면, 포토레지스트막은 노광되고(단계 156) 현상됨으로써(단계 158), 식각되어야 하는 전도성층들 상의 영역들로부터 포토레지스트막을 제거한다. 다음으로, 노광된 영역들은 코어 위에 컨덕턴스 패턴 및 더미 회로 패턴을 정의하기 위해, 단계(160)에서 염화철(ferric chloride)과 같은 식각제를 이용하여 식각된다. 다음으로, 단계(162)에서 포토레지스트막이 제거되고, 단계(164)에서 솔더 마스크층이 형성된다. Once the photomask is applied over the photoresist film, the photoresist film is exposed (step 156) and developed (step 158) to remove the photoresist film from the areas on the conductive layers to be etched. The exposed areas are then etched using an etchant such as ferric chloride in step 160 to define the conductance pattern and the dummy circuit pattern on the core. Next, in step 162 the photoresist film is removed, and in step 164 a solder mask layer is formed.

완성된 다이 패키지(182)를 형성하기 위한 전체 공정은 도 12의 흐름도를 참조하여 설명된다. 기판(100)은 제조 이후 개별적인 기판들로 분리되는 큰 패널로서 시작된다. 단계(220)에서, 패널을 드릴링(drilling)하여 기준 홀들을 제공하며, 이러한 기준 홀들로부터 각각의 기판들의 위치가 정의된다. 이후, 상기 설명한 바와 같이, 단계(222)에서, 컨덕턴스 패턴 및 더미 회로 패턴이 패널의 각 표면들에 형성된다. 이후, 단계(224)에서, 패터닝된 패널을 검사하고 테스트한다. 일단 검사되면, 단계(226)에서, 솔더 마스크가 패널에 형성된다. 이후, 단계(228)에서, 라우 터(router)는 패널을 개별적인 기판들로 분리한다. 이후, 개별적인 기판들을 자동화된 단계(단계 230) 및 최종의 시각적 검사(단계 232)에서 다시 한번 검사 및 테스트하여, 전기적인 동작, 오염, 스크래치 및 변색(discoloration)을 체크한다. 이후, 검사가 끝난 기판에 대해 단계(234)에서 다이 부착 공정을 행한 다음, 단계(236)에서 기판 및 다이를 기존의 주입 몰드 공정으로 패키지함으로써 JEDEC 표준(또는 다른) 패키지를 형성한다. 대안적인 실시예들에서, 더미 회로 패턴을 포함하는 다이 패키지(182)는 다른 공정들에 의해 형성될 수 있다. The overall process for forming the finished die package 182 is described with reference to the flowchart of FIG. Substrate 100 begins as a large panel that is separated into individual substrates after manufacture. In step 220, the panel is drilled to provide reference holes, from which the positions of the respective substrates are defined. Then, as described above, in step 222, a conductance pattern and a dummy circuit pattern are formed on each surface of the panel. Thereafter, in step 224, the patterned panel is inspected and tested. Once inspected, in step 226, a solder mask is formed in the panel. Then, in step 228, the router separates the panel into individual substrates. The individual substrates are then inspected and tested once again in an automated step (step 230) and final visual inspection (step 232) to check for electrical operation, contamination, scratches and discoloration. The die attach process is then performed at step 234 on the inspected substrate, and then at step 236 the JEDEC standard (or other) package is formed by packaging the substrate and die into an existing injection mold process. In alternative embodiments, die package 182 that includes a dummy circuit pattern may be formed by other processes.

상기의 본 발명의 상세한 설명은 예시 및 설명의 목적으로 제시된 것이다. 이러한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 개시된 실시예들은 본 발명의 원리들 및 그 실제적인 응용들을 최상으로 설명함으로써, 당업자에게 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변경들에 대해 본 발명을 최상으로 이용할 수 있게 하기 위해 선택된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해 규정된다. The foregoing detailed description of the invention has been presented for purposes of illustration and description. This description is not intended to be exhaustive or to limit the invention to the precise form disclosed. Many modifications and variations are possible in light of the above teaching. The disclosed embodiments best explain the principles of the present invention and its practical applications to enable those skilled in the art to best utilize the present invention in various embodiments and for various modifications as are suited to the particular use contemplated. It is selected. The scope of the invention is defined by the appended claims.

Claims (16)

반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴으로서, A dummy circuit pattern formed on a surface of a substrate for a semiconductor package, 제 1 형상과; 그리고 A first shape; And 상기 제 1 형상과 근접하는 제 2 형상을 포함하며, A second shape proximate to the first shape, 여기서, 상기 제 1, 2 형상의 윤곽은 상기 제 1, 2 형상을 통해 연장되는 어떠한 직선 세그먼트도 포함하지 않는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. Wherein the contour of the first and second shapes does not include any straight line segments extending through the first and second shapes. 제 1 항에 있어서, The method of claim 1, 상기 더미 회로 패턴의 일부분은 접지 전위와 전력 전위중 적어도 하나에 연결되는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. And a portion of the dummy circuit pattern is connected to at least one of a ground potential and a power potential. 제 1 항에 있어서, The method of claim 1, 상기 더미 회로 패턴의 일부분은 상기 기판 상의 반도체 다이와 전기적인 컴포넌트들중 적어도 하나에 그리고/또는 상기 반도체 다이와 상기 전기적인 컴포넌트들중 적어도 하나로부터 전기적인 신호들을 전달하기 위해, 상기 기판 상의 상기 반도체 다이와 상기 전기적인 컴포넌트들중 적어도 하나에 연결되는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. A portion of the dummy circuit pattern is adapted to transmit electrical signals to at least one of the semiconductor die and electrical components on the substrate and / or from at least one of the semiconductor die and the electrical components. A dummy circuit pattern formed on a surface of a substrate for a semiconductor package, characterized in that it is connected to at least one of the electrical components. 제 1 항에 있어서, The method of claim 1, 상기 더미 회로 패턴의 일부분은 플로팅되는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. And a portion of the dummy circuit pattern is floated, the dummy circuit pattern formed on a surface of a substrate for a semiconductor package. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 접촉하는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. And the first and second shapes are in contact with each other, the dummy circuit pattern being formed on the surface of the substrate for the semiconductor package. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 서로로부터 이격되는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. And the first and second shapes are spaced apart from each other. A dummy circuit pattern formed on a surface of a substrate for a semiconductor package. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 각각 동일한 길이의 측면들을 갖는 다각형들인 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. Wherein the first and second shapes are polygons each having sides of the same length, and the dummy circuit pattern formed on the surface of the substrate for the semiconductor package. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 임의의 형상을 갖는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. And the first and second shapes have arbitrary shapes. The dummy circuit pattern formed on the surface of the substrate for the semiconductor package. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 상기 기판 위의 전도성층으로부터의 물질이며, 이 물질은 상기 전도성층의 주변 부분들을 식각하여 제거한 후에 남겨지는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. Wherein the first and second shapes are materials from the conductive layer on the substrate, the materials remaining after etching away the peripheral portions of the conductive layer, the dummy circuit being formed on the surface of the substrate for the semiconductor package. pattern. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 물질을 식각함으로써 정의되며, 식각되지 않은 채로 남는 물질은 상기 제 1, 2 형상을 정의하는 윤곽을 형성하는 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. Wherein the first and second shapes are defined by etching the material, and the material remaining unetched forms a contour defining the first and second shapes, the dummy circuit being formed on the surface of the substrate for the semiconductor package. pattern. 제 1 항에 있어서, The method of claim 1, 상기 제 1, 2 형상은 6각형, 8각형 및 원 중에서 하나인 것을 특징으로 하는 반도체 패키지를 위해 기판의 표면에 형성되는 더미 회로 패턴. Wherein the first and second shapes are one of a hexagon, an octagon, and a circle, wherein the dummy circuit pattern is formed on the surface of the substrate for the semiconductor package. 반도체 패키지를 위해 기판 상에 형성되는 더미 회로 패턴의 적어도 일부분 내에서의 스트레스를 줄이는 방법으로서, A method of reducing stress in at least a portion of a dummy circuit pattern formed on a substrate for a semiconductor package, the method comprising: 상기 더미 회로 패턴의 직선 세그먼트의 길이를 상기 더미 회로 패턴의 상기 직선 세그먼트에 대한 소정의 스트레스와 같거나 또는 낮은 스트레스를 갖도록 제어하는 단계를 포함하는 것을 특징으로 하는 더미 회로 패턴의 적어도 일부분 내에 서의 스트레스를 줄이는 방법. Controlling the length of the straight segment of the dummy circuit pattern to have a stress equal to or less than a predetermined stress on the straight segment of the dummy circuit pattern. How to reduce stress. 제 12 항에 있어서, The method of claim 12, 상기 직선 세그먼트의 길이에서의 스트레스는 실험에 의해 결정되는 것을 특징으로 하는 더미 회로 패턴의 적어도 일부분 내에서의 스트레스를 줄이는 방법. Stress in the length of the straight segment is determined by experiment. 제 12 항에 있어서, The method of claim 12, 상기 직선 세그먼트의 길이에서의 스트레스는 추정에 의해 결정되는 것을 특징으로 하는 더미 회로 패턴의 적어도 일부분 내에서의 스트레스를 줄이는 방법. Stress in the length of the straight segment is determined by estimation. 제 12 항에 있어서, The method of claim 12, 상기 더미 회로 패턴의 일부분을 접지 전위 또는 전력 전위중 하나에 연결하는 단계를 더 포함하는 것을 특징으로 하는 더미 회로 패턴의 적어도 일부분 내에서의 스트레스를 줄이는 방법. Coupling a portion of the dummy circuit pattern to one of a ground potential or a power potential. 제 12 항에 있어서, The method of claim 12, 상기 기판 상의 반도체 다이와 전기적인 컴포넌트들중 적어도 하나에 그리고/또는 상기 반도체 다이와 상기 전기적인 컴포넌트들중 적어도 하나로부터 전기적인 신호들을 전달하기 위해, 상기 더미 회로 패턴의 일부분을 상기 기판 상의 상기 반도체 다이와 상기 전기적인 컴포넌트들중 적어도 하나에 연결하는 단계를 더 포 함하는 것을 특징으로 하는 더미 회로 패턴의 적어도 일부분 내에서의 스트레스를 줄이는 방법. A portion of the dummy circuit pattern is transferred to the semiconductor die and the substrate on the substrate to transmit electrical signals to at least one of the semiconductor die and electrical components on the substrate and / or from at least one of the semiconductor die and the electrical components. Connecting to at least one of the electrical components, the method of reducing stress in at least a portion of the dummy circuit pattern.
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