JP2009500830A - Method for reducing distortion in a sealed integrated circuit package - Google Patents

Method for reducing distortion in a sealed integrated circuit package Download PDF

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シュリカ バガス
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Abstract

半導体パッケージのための基板の表面に形成されるダミー回路パターンを開示する。ダミー回路パターンは、所望の負荷以上の負荷が線セグメントにおいて生じない長さに調節された直線セグメントを有する。ダミー回路パターンは、複数のライン、若しくは、例えば六辺形等の、互いに隣接あるいは離間する複数の多辺形によって形成される。ダミー回路パターンの一部は、ランダムに選択された向き、サイズ及び位置を有していてもよい。  Disclosed is a dummy circuit pattern formed on a surface of a substrate for a semiconductor package. The dummy circuit pattern has straight segments that are adjusted to a length that does not cause a load above the desired load to occur in the line segments. The dummy circuit pattern is formed by a plurality of lines or a plurality of polygons adjacent to or spaced apart from each other, such as a hexagon. A portion of the dummy circuit pattern may have a randomly selected orientation, size, and position.

Description

（関連出願の相互参照）
本出願は、Ｈｅｍ Ｔａｋｉａｒ ｅｔ ａｌ．の「歪みが低減された封止された集積回路パッケージを備える装置：ＡＰＰＡＲＡＴＵＳ ＨＡＶＩＮＧ ＲＥＤＵＣＥＤ ＷＡＲＰＡＧＥ ＩＮ ＡＮ ＯＶＥＲ−ＭＯＬＤＥＤ ＩＣ ＰＡＣＫＡＧＥ」と題する米国特許出願第 号に関連し、上記の出願と同時に出願されたものであり、この出願の全部は、参照により本明細書に援用される。 (Cross-reference of related applications)
This application is directed to Hem Takiar et al. US patent application entitled “Apparatus with reduced distortion sealed integrated circuit package: APPARATUS HAVING REDUCED WARPAGE IN AN OVER-MOLDED IC PACKAGE” Filed concurrently with the above application, the entire contents of which are hereby incorporated by reference.

本出願は、Ｃｈｅｅｍａｎ Ｙｕ ｅｔ ａｌ．の「基板に対する歪み制御及び継続的な電気的補強：ＳＵＢＳＴＲＡＴＥ ＷＡＲＰＡＧＥ ＣＯＮＴＲＯＬ ＡＮＤ ＣＯＮＴＩＮＵＯＵＳ ＥＬＥＣＴＲＩＣＡＬ ＥＮＨＡＮＣＥＭＥＮＴ」と題する米国特許出願第 号に関連し、上記の出願と同時に出願されたものであり、この出願の全部は、参照により本明細書に援用される This application is based on Cheeman Yu et al. US patent application entitled “SUBSTRATE WARPAGE CONTROL AND CONTINUOUS ELECTRICAL ENHANCEMENT” Filed concurrently with the above application, the entire contents of which are hereby incorporated by reference.

（技術分野）
本発明は、歪みの発生を防止してチップキャリア基板を形成する方法と、その方法によって形成されたチップキャリアに関する。 (Technical field)
The present invention relates to a method for forming a chip carrier substrate by preventing occurrence of distortion, and a chip carrier formed by the method.

携帯用家電製品に対する需要の拡大から、大容量の記憶デバイスに対する必要性が増している。デジタル情報の保存と交換に対する要求がますます増大しており、これを満たすために、フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスが広く使用されるようになってきている。このようなメモリデバイスは、その携帯性、汎用性および丈夫な設計に加えて、高い信頼性や大容量性を備えている。このため、例えばデジタルカメラ、デジタル式音楽プレイヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話を含む広範囲にわたる電子機器において広く用いられている。   With the growing demand for portable home appliances, the need for large capacity storage devices is increasing. To meet this demand for digital information storage and exchange, non-volatile semiconductor memory devices such as flash memory storage cards have become widely used. Such a memory device has high reliability and large capacity in addition to its portability, versatility and robust design. For this reason, it is widely used in a wide range of electronic devices including, for example, a digital camera, a digital music player, a video game console, a PDA, and a mobile phone.

フラッシュメモリ記憶カードの１つの典型的な例として、いわゆるＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）フラッシュメモリカードが存在する。従来では、ＳＤカードのような電子機器には、個別にパッケージングされた集積回路（ＩＣ）を複数個備えたＩＣシステムが備えられている。上記の複数個のＩＣは、それぞれが情報処理のためのロジック回路や、情報を記憶するためのメモリや、外部との情報通信のためのＩ／Ｏ回路等の、個別の機能を扱う。上記の個別にパッケージングされたＩＣは、プリント回路基板等の基板に個別にマウントされ、ＩＣシステムを形成している。より近年においては、複数の集積回路部品がまとめてパッケージングされ、そのパッケージ内で電子システムが完成されるシステムインパッケージ（ＳｉＰ）やマルチチップモジュール（ＭＣＭ）が開発されている。一般的に、ＭＣＭは基板上に隣接してマウントされる複数個のチップを備えており、それらの複数個のチップと基板がパッケージングされる。一般的なＳｉＰは複数個のチップを備えているが、それらのうちのいくつか又はそれらのすべてが基板上にスタックされ、基板とともにパッケージングされる。   One typical example of a flash memory storage card is a so-called SD (Secure Digital) flash memory card. Conventionally, an electronic device such as an SD card is provided with an IC system including a plurality of individually packaged integrated circuits (ICs). Each of the plurality of ICs handles individual functions such as a logic circuit for information processing, a memory for storing information, and an I / O circuit for information communication with the outside. The individually packaged ICs are individually mounted on a substrate such as a printed circuit board to form an IC system. More recently, system-in-package (SiP) and multi-chip modules (MCM) have been developed in which a plurality of integrated circuit components are packaged together and an electronic system is completed within the package. In general, the MCM includes a plurality of chips mounted adjacent to each other on a substrate, and the plurality of chips and the substrate are packaged. A typical SiP comprises a plurality of chips, some or all of which are stacked on a substrate and packaged with the substrate.

ダイと受動部品がマウントされる基板は、一般的に、その片面または両面にエッチング形成された導電層を有する硬質又は軟質の誘電性のベースを備えている。ダイと少なくとも１つの導電層との間には、電気的接続が形成される。導電層は、ダイを電子システムに組み込むための電気的な導線構造を形成する。ダイと基板間に電気的接続が確立されると、一般的に、上述のアセンブリは成形材料に収容される。成形材料は、上述のアセンブリの保護パッケージとなる。   The substrate on which the die and passive components are mounted typically includes a hard or soft dielectric base with a conductive layer etched on one or both sides. An electrical connection is formed between the die and the at least one conductive layer. The conductive layer forms an electrical lead structure for incorporating the die into the electronic system. Once an electrical connection is established between the die and the substrate, the assembly described above is typically housed in a molding material. The molding material becomes the protective package of the assembly described above.

図１に、エッチングされた導電層を有する従来の基板２０を示す。基板２０は、その基板にマウントされている各種部品間での電気的信号の伝達を行うとともに、該基板の部品と外部環境との間での電気的信号の伝達を行うための導電パターン２２を有する。この導電パターンは、１つ又は複数の構成を有していてもよく、また、該基板上で多様な大きさの空間を占領していてもよい。従来では、基板の表面にある導電層が、エッチングによって該基板の表面上の導電パターンを形成しない領域から完全に除去されてしまった場合には、このことにより、熱膨張特性の異なる領域が形成されてしまい、ＩＣパッケージの製造程において加熱した際に、基板に対する機械的負荷が増大されることが知られていた。導電パターンに用いられる金属は加熱時に膨張する傾向にあり、金属を備える領域と備えていない領域が存在するために、結果として、基板で負荷が発生する。上記した現象は、導電層の一部を形成せずに取り残されていた導電層の領域において観察された。このような負荷は、しばしば、基板を歪めてしまう。歪んだ基板は、それが原因となって、半導体のダイが該基板にボンディングされる時に、あるいは、ボンディングされた後に、該半導体のダイに対する機械的負荷や割れを引き起こすことがある。   FIG. 1 shows a conventional substrate 20 having an etched conductive layer. The substrate 20 has an electrically conductive pattern 22 for transmitting electrical signals between various components mounted on the substrate and for transmitting electrical signals between the components of the substrate and the external environment. Have. This conductive pattern may have one or a plurality of configurations, and may occupy various sizes of spaces on the substrate. Conventionally, when the conductive layer on the surface of the substrate is completely removed from the region where the conductive pattern on the surface of the substrate is not formed by etching, this forms regions with different thermal expansion characteristics. Therefore, it has been known that the mechanical load on the substrate is increased when heated in the manufacturing process of the IC package. The metal used for the conductive pattern tends to expand during heating, and there are regions with and without the metal, resulting in a load on the substrate. The phenomenon described above was observed in the region of the conductive layer that was left without forming a part of the conductive layer. Such loads often distort the substrate. A distorted substrate can cause mechanical loading and cracking on the semiconductor die when or after the semiconductor die is bonded to the substrate.

このために、いわゆるダミーパターンを、基板上の導電パターンに使用されていない領域にエッチングする技術が知られている。例えば、ツァイに対して付与された「基板におけるパターンレイアウト構造」と題する米国特許第６３８０６３３号は、例えば図１の基板２０上の導電パターン２２に使用されていない領域２６、２８、３０に形成されたダミーパターン２４のような、網状にハッチングされたダミーパターンを開示している。ダミーパターン２４は、導電パターンを有する基板の領域と導電パターンを有していない基板の領域との間における温度特性の差異を低減することにより、半導体の歩留まりを向上させる。   For this purpose, a technique is known in which a so-called dummy pattern is etched in a region not used for a conductive pattern on a substrate. For example, US Pat. No. 6,380,633, entitled “Pattern Layout Structure on Substrate”, granted to Tsai, is formed, for example, in regions 26, 28, 30 that are not used for conductive pattern 22 on substrate 20 of FIG. A dummy pattern hatched like a net, such as the dummy pattern 24, is disclosed. The dummy pattern 24 improves the yield of the semiconductor by reducing the difference in temperature characteristics between the region of the substrate having the conductive pattern and the region of the substrate not having the conductive pattern.

本発明の発明者らは、上記のダミーパターン２４が直線状に長く伸びるように配置された場合に、熱負荷が生じることを見出した。特に、ダミーパターンのトレースにおける直線セグメントに熱負荷が集中し、直線セグメントの長さが長いほどに熱負荷が増大することを見出した。チャンらに対して付与された「歪みを防止する回路基板及び同を製造する方法」と題する米国特許第６８６４４３４号は、上記のツァイの特許と同様に、網状にハッチングされたダミーパターンを開示しているが、上記のチャンらの特許では、該ダミーパターンを複数の領域に分割している。上記のチャンらの特許では、上記のツァイの特許に対する改良が行われている。しかしながら、上記のチャンらの特許においても、基板に対する負荷が発生する原因となる直線セグメントシステムを備える基板を開示している。半導体のダイがより薄型化し、かつ、より繊細になるにつれて、基板に対する負荷を最小化することは、従来よりもさらに重要となってきている。   The inventors of the present invention have found that a thermal load is generated when the dummy pattern 24 is arranged so as to extend long linearly. In particular, it has been found that the heat load is concentrated on the straight line segment in the trace of the dummy pattern, and the heat load increases as the length of the straight line segment increases. US Pat. No. 6,864,434 entitled “Circuit Board for Preventing Distortion and Method for Producing the Same” granted to Chang et al. Discloses a dummy pattern hatched in a net pattern, similar to the above Tsai patent. However, in the above-mentioned Chang et al. Patent, the dummy pattern is divided into a plurality of regions. In the Chang et al. Patent, an improvement over the Tsai patent is made. However, the Chang et al. Patent also discloses a substrate with a linear segment system that causes a load on the substrate. As semiconductor dies become thinner and more delicate, it has become more important than ever to minimize the load on the substrate.

本発明は、概して、歪みの発生を防止してチップキャリア基板を形成する方法と、その方法によって形成されたチップキャリアに関する。この基板は、ダイと基板上の部品との間の電気的信号の伝達のための導電パターンと、上記の導電パターンに占領されていない領域における基板の歪みを防止するためのダミー回路パターンを備えている。   The present invention generally relates to a method of forming a chip carrier substrate while preventing the occurrence of distortion, and a chip carrier formed by the method. The substrate includes a conductive pattern for transmitting electrical signals between the die and components on the substrate, and a dummy circuit pattern for preventing distortion of the substrate in a region not occupied by the conductive pattern. ing.

ダミー回路パターンは、所望の負荷量以上の負荷がその線状セグメントにおいて生じないように調節された長さを有する直線セグメントを備えていてもよい。上記の線状セグメントの所望の長さは、その長さによって直線セグメントに生じる負荷について調査し、その負荷が直線セグメントに対する負荷の所望の最大値以下となるように、実験的に設定されてもよい。また、線状セグメントの所望の長さは、基板に用いられる材料の周知特性に基づいて推定されてもよい。   The dummy circuit pattern may include a straight line segment having a length adjusted so that a load exceeding a desired load amount is not generated in the linear segment. The desired length of the linear segment may be set experimentally so that the length of the linear segment is investigated for the load produced by the length and the load is less than or equal to the desired maximum load for the linear segment. Good. Also, the desired length of the linear segment may be estimated based on well-known characteristics of the material used for the substrate.

ダミー回路パターンは、複数のラインと、形状と、大きさとを有して形成されてもよい。一つの実施形態においては、ダミー回路パターンは、複数の多辺形、例えば、複数の六辺形によって形成されてもよい。上記の多辺形は互いに隣接していてもよいし、互いに離間していてもよい。さらに、各多辺形は互いに同じ大きさであってもよいし、ダミー回路パターンは互いに異なるサイズの多辺形を含んでいてもよい。   The dummy circuit pattern may be formed having a plurality of lines, shapes, and sizes. In one embodiment, the dummy circuit pattern may be formed by a plurality of polygons, for example, a plurality of hexagons. The above polygons may be adjacent to each other or may be separated from each other. Furthermore, each polygon may have the same size, and the dummy circuit pattern may include polygons having different sizes.

さらに別の実施形態においては、ダミー回路パターンは、基板上に形成されたランダムな形状を有する多辺形によって形成されていてもよい。上記のランダムな形状は、また、ランダムな向きを有していてもよく、また、基板上にランダムに位置していもよい。上記のランダムな形状は互いに隣接していてもよいし、また、さらに別の実施形態においては、互いに離間していてもよい。   In yet another embodiment, the dummy circuit pattern may be formed by a polygon having a random shape formed on the substrate. The random shape may have a random orientation and may be randomly positioned on the substrate. The random shapes may be adjacent to each other, or may be spaced from each other in yet another embodiment.

さらに、上記したランダムな形状の別の実施形態においては、ダミー回路パターンは、基板上に形成されたランダムなラインによって形成されていてもよい。別の実施形態においては、ダミー回路パターンにおけるラインは、ランダムな向きと、長さ、及び／又は、位置を有していてもよい。   Furthermore, in another embodiment having the above-described random shape, the dummy circuit pattern may be formed by random lines formed on the substrate. In another embodiment, the lines in the dummy circuit pattern may have a random orientation, length, and / or position.

ダミー回路パターンは、導電パターンとともにフォトマスク上に形成され、その後に、周知のエッチングプロセスによって基板の表面及び／又は裏面の導電層にエッチングされてもよい。   The dummy circuit pattern may be formed on the photomask together with the conductive pattern, and then etched into the conductive layer on the front surface and / or back surface of the substrate by a known etching process.

本発明の実施例を、歪みが低減された半導体パッケージを形成する方法と、その方法によって形成された半導体パッケージに関連する図２〜１２を参照して以下に説明する。本発明は多様な形態で実施されうるものであり、本明細書に記載する実施形態に限定して解釈されるべきものではない。以下の実施形態は、本明細書における発明の開示を徹底し、かつ完全なものとし、本発明を余すところなく当業者に伝達可能となるように記載されているものである。本発明は、添付されているクレームによって定義される本発明の範囲とその精神に含まれる範囲において、以下の実施形態の代替例、改良例および均等例を含むことを意図するものである。さらに、本発明に関する以下の詳細な説明において、本発明を完全に理解するための多くの具体的な詳細が記載されている。しかしながら、そのような具体的な詳細の記載がなくとも本発明が実施可能であることは、当業者にとって明白である。   Embodiments of the present invention are described below with reference to FIGS. 2-12 associated with a method of forming a semiconductor package with reduced distortion and a semiconductor package formed by the method. The present invention can be implemented in various forms, and should not be construed as limited to the embodiments described herein. The following embodiments are described so that the disclosure of the present invention will be thorough and complete, and the present invention can be fully communicated to those skilled in the art. The present invention is intended to include the following alternatives, modifications and equivalents of the embodiments within the scope and spirit of the present invention as defined by the appended claims. Furthermore, in the following detailed description of the present invention, numerous specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without such specific details.

図２はチップキャリア基板１００の平面図であり、図３は基板１００の表面と裏面に対して垂直な面における断面図である。図３に示すように、基板１００は、表面１０２と裏面１０４を有していてもよい。基板１００は、電気的絶縁体のコア１０６で形成されていてもよい。このコア１０６の表面には表面導電層１０８が形成されており、その裏面には裏面導電層１１０が形成されていてもよい。コアは、例えば、ポリイミドラミネートや、ＦＲ４とＦＲ５を含むエポキシ樹脂、ビスマレイミドトリアジン（ＢＴ）樹脂等の、各種誘電材料で形成されていてもよい。本発明の特徴的な点ではないが、コア１０６は、約４０ミクロン（μｍ）〜２００μｍの範囲の厚みを有していてもよい。コアの厚さは、その他の実施形態においてはこの範囲から逸脱してもよい。コアは、その他の実施形態においてはセラミックまたは有機物であってもよい。   2 is a plan view of the chip carrier substrate 100, and FIG. 3 is a cross-sectional view in a plane perpendicular to the front surface and the back surface of the substrate 100. As shown in FIG. 3, the substrate 100 may have a front surface 102 and a back surface 104. The substrate 100 may be formed of an electrically insulating core 106. A surface conductive layer 108 may be formed on the surface of the core 106, and a back surface conductive layer 110 may be formed on the back surface thereof. The core may be formed of various dielectric materials such as polyimide laminate, epoxy resin including FR4 and FR5, and bismaleimide triazine (BT) resin. Although not characteristic of the present invention, the core 106 may have a thickness in the range of about 40 microns (μm) to 200 μm. The core thickness may deviate from this range in other embodiments. The core may be ceramic or organic in other embodiments.

導電層１０８と１１０は、銅、銅合金、またはその他の抵抗の低い導体で形成されてもよい。また、導電層１０８と１１０には、以下に説明するような導電パターンとダミー回路パターンが形成されていてもよい。層１０８及び／又は１１０は、約１０μｍ〜２４μｍの範囲の厚さを有していてもよい。層１０８と１１０の厚さは、その他の実施形態ではこの範囲から逸脱してもよい。パターニングされた後に、表面と裏面の導電層は、従来技術において周知のはんだマスク１１２、１１４によってそれぞれ被覆されてもよい。   Conductive layers 108 and 110 may be formed of copper, copper alloys, or other low resistance conductors. The conductive layers 108 and 110 may be formed with conductive patterns and dummy circuit patterns as described below. Layers 108 and / or 110 may have a thickness in the range of about 10 μm to 24 μm. The thickness of layers 108 and 110 may deviate from this range in other embodiments. After patterning, the front and back conductive layers may be covered by solder masks 112, 114, respectively, well known in the prior art.

基板１００は、様々な種類の半導体パッケージでの使用に合わせてパターニングされ、設計されてもよい。例えば、ＳＤフラッシュメモリカード等に用いられるような、いわゆるランドグリッドアレイ（ＬＧＡ）半導体パッケージに用いられてもよい。なお、以下に説明するダミー回路パターンは、導電パターンが形成される基板であって、半導体デバイスに組み込まれる基板であれば、いかなるものにも適用することができる。   The substrate 100 may be patterned and designed for use in various types of semiconductor packages. For example, it may be used in a so-called land grid array (LGA) semiconductor package used in an SD flash memory card or the like. The dummy circuit pattern described below can be applied to any substrate as long as it is a substrate on which a conductive pattern is formed and is incorporated in a semiconductor device.

再び図２に戻って説明すると、導電層１０８と１１０の片方または両方の面にはエッチングあるいはその他の処理が施され、以下で説明するように、このことによって基板１００にマウントされる部品間を電気的に接続するとともに、基板１００の部品と外部デバイスとを電気的に接続する導電パターン１２０が形成されてもよい。基板１００の表面１０２と裏面１０４の両方に導電パターンを有する実施形態や、複数の表面層と裏面層を備える基板（図９に基づいて、後で説明する）においては、異なる層における導電パターン間で電気信号を伝送するために、バイアス（図示せず）が形成されていもよい。   Returning again to FIG. 2, one or both surfaces of the conductive layers 108 and 110 are etched or otherwise processed, which allows a gap between components mounted on the substrate 100 as described below. A conductive pattern 120 may be formed that electrically connects the components of the substrate 100 and an external device. In an embodiment having conductive patterns on both the front surface 102 and the back surface 104 of the substrate 100 or a substrate having a plurality of front surface layers and back surface layers (to be described later based on FIG. 9), the conductive patterns in different layers In order to transmit an electrical signal, a bias (not shown) may be formed.

基板１００は、さらに、導電パターンが配設されていない複数の領域１２２、１２４、１２６を備えている。上記の複数の領域は、以下では、ダミー回路領域という。本発明の実施形態に基づくダミー回路パターン１３０は、上記のダミー回路領域１２２、１２４、１２６の１つ又は複数に形成されてもよい。基板１００の大きさと形状及び導電パターン１０２の大きさと形状はその他の実施形態においては多様であってもよく、これらは、多様な大きさと形状を有する１つ又は複数のダミー回路領域を画定する。ダミー回路１３０は、１つ又は複数のこのようなダミー回路領域に配設されてもよい。本発明の実施形態によっては、導電パターンが基板の片方の面にのみ配設されている場合であっても、以下の実施例において説明するダミー回路パターンのいずれかが、基板の両面に配設されていてもよい。また、基板は、導電パターンをその第１表面あるいは第１表面の反対面である第２表面に含まない半導体装置に用いられてもよい。このような基板であっても、本発明の実施形態に基づくダミー回路パターンが形成されていてもよい。   The substrate 100 further includes a plurality of regions 122, 124, and 126 where no conductive pattern is provided. Hereinafter, the plurality of regions are referred to as dummy circuit regions. The dummy circuit pattern 130 according to the embodiment of the present invention may be formed in one or more of the dummy circuit regions 122, 124, 126 described above. The size and shape of the substrate 100 and the size and shape of the conductive pattern 102 may vary in other embodiments, and these define one or more dummy circuit regions having various sizes and shapes. The dummy circuit 130 may be disposed in one or more such dummy circuit regions. Depending on the embodiment of the present invention, even if the conductive pattern is disposed only on one side of the substrate, any of the dummy circuit patterns described in the following examples is disposed on both sides of the substrate. May be. The substrate may be used for a semiconductor device that does not include the conductive pattern on the first surface or the second surface that is the opposite surface of the first surface. Even in such a substrate, a dummy circuit pattern based on the embodiment of the present invention may be formed.

以下に説明する各実施形態において、ダミー回路パターンは、ライン及び／又は形状によって形成されている。上記のライン及び／又は形状は、１つ又は複数のダミー回路領域において、所定の密度で配設されている。ここでいう密度とは、所定の領域を単位としたときのダミー回路パターンまたは導電パターンを形成する導電トレースの数、長さ、及び／又は材料の量を意味する。   In each embodiment described below, the dummy circuit pattern is formed by lines and / or shapes. The above lines and / or shapes are arranged at a predetermined density in one or more dummy circuit regions. The density here means the number, the length, and / or the amount of material of the conductive traces forming the dummy circuit pattern or the conductive pattern when a predetermined region is used as a unit.

基板を加熱した時の、ダミー回路パターンの一部分の直線セグメントにおける負荷レベルは、その直線セグメントの長さに線形に、あるいは非線形に関係する。一般的に、その長さが長いほどに、加熱時の負荷が増大する。   When the substrate is heated, the load level in a straight line segment of a portion of the dummy circuit pattern is linearly or non-linearly related to the length of the straight line segment. In general, the longer the length, the greater the load during heating.

以下の実施形態に基づいて説明するダミー回路パターンのいかなる部分においても、直線セグメントの最大の長さに関しては、その直線セグメントにおける負荷が、所望のレベル以下に維持されるように設定されてもよい。特に、ダミー回路の直線セグメントの単位長さ毎の負荷は、実験的に、及び／又は、基板に使用される材料の種類毎の機能と、厚さと、その材料が耐えうる温度範囲等の、基板に用いられる材料の周知の物理的特性及び作用に基づいて決定されてもよい。上記の分析においては、その他の特性が考慮されてもよい。   In any part of the dummy circuit pattern described based on the following embodiments, the maximum length of the straight line segment may be set so that the load in the straight line segment is maintained below a desired level. . In particular, the load per unit length of the straight segment of the dummy circuit is experimentally and / or the function for each type of material used for the substrate, the thickness, the temperature range that the material can withstand, etc. It may be determined based on well-known physical properties and actions of the material used for the substrate. Other characteristics may be considered in the above analysis.

上記の情報に基づき、ダミー回路の一部である直線セグメントの最大の長さは、その直線セグメントにおける負荷が、所望の、あるいは予め定めたレベルを超えない範囲から選択されてもよい。換言すれば、単位長さ毎の負荷が増大するという知見に基づいて、所望の最大の負荷が選択されてもよく、ダミー回路の一部又は全部の直線セグメントの長さは、上記の選択された負荷レベル以下の負荷を維持するように設定されてもよい。単位長さ毎の負荷の量的分析を行う必要はなく、本発明の実施形態では、代替的に、直線セグメントの最大の長さは推定により決定されてもよい。また、本発明の実施形態のダミー回路パターンは、その加熱時に、結果として負荷が所定の最大値を超えてしまう直線セグメントを含んでいてもよい。   Based on the above information, the maximum length of the straight line segment that is part of the dummy circuit may be selected from a range in which the load on the straight line segment does not exceed a desired or predetermined level. In other words, based on the knowledge that the load per unit length increases, the desired maximum load may be selected, and the length of some or all of the straight segments of the dummy circuit is selected as described above. It may be set so as to maintain a load lower than the load level. There is no need to perform a quantitative analysis of the load per unit length, and in embodiments of the present invention, alternatively, the maximum length of the straight line segment may be determined by estimation. Further, the dummy circuit pattern according to the embodiment of the present invention may include a straight line segment that results in the load exceeding a predetermined maximum value when heated.

ダミー回路パターンの密度に関しては、基板に対する負荷の原因となるその他の要因を除いて、ダミーパターンの密度が導電パターンのそれとほぼ同じ程度であるときに、基板における負荷が最小化される。すなわち、ダミー回路パターンの密度は、本発明の実施形態における基板に配設された導電パターンの密度とほぼ同等となるように選択されてもよい。この他に、基板において生じる負荷が所定の許容レベル以内に留まる範囲において、導電パターンの密度よりも大きいダミー回路パターンの密度が選択されてもよいし、あるいは、導電パターンの密度よりも小さいダミー回路パターンの密度が選択されてもよい。ダミー回路パターンと導電パターンの密度の差に起因する負荷の量的分析を行う必要はなく、本発明の実施形態では、代替的に、ダミー回路パターンの密度は推定によって決定されてもよい。   With respect to the density of the dummy circuit pattern, the load on the substrate is minimized when the density of the dummy pattern is approximately the same as that of the conductive pattern, except for other factors that cause the load on the substrate. That is, the density of the dummy circuit pattern may be selected to be substantially equal to the density of the conductive pattern disposed on the substrate in the embodiment of the present invention. In addition, a dummy circuit pattern density larger than the density of the conductive pattern may be selected or a dummy circuit smaller than the density of the conductive pattern as long as the load generated on the substrate remains within a predetermined allowable level. The density of the pattern may be selected. There is no need to perform a quantitative analysis of the load due to the difference in density between the dummy circuit pattern and the conductive pattern, and in an embodiment of the present invention, the density of the dummy circuit pattern may alternatively be determined by estimation.

図２に示した実施形態においては、ダミー回路パターン１３０は、層１０８及び／又は１１０にエッチングされており、互いに隣接して連なっている複数のセル１３０´によって形成されている。隣接する各セルは同一形状を有していてもよく、セル間に間隙を生じさせないように密接していてもよい。また、その他の実施形態においては、各セルはセル間に間隙を残した状態で配置されていてもよい。パターン１３０はエッチング又はその他のプロセスにより、二つの隣り合うセル１３０´にわたって直線が延長しない態様で配設されている。図２では、各セル１３０´は六辺形であり、蜂の巣状のパターン１３０を形成している。しかしながら、その他の実施形態においては、上記の形状以外の形が用いられてもよい。例えば、隣接する円形や、八辺形等の、三角形と長方形と正方形を除くその他の多辺形が用いられてもよい。（三角形と長方形と正方形は、２つの隣り合う形状が互いに隣接することによってそれらの形状にわたって延長する直線を形成しない形態においては、使用してもよい。）   In the embodiment shown in FIG. 2, the dummy circuit pattern 130 is etched in the layers 108 and / or 110 and is formed by a plurality of cells 130 ′ adjacent to each other. Each adjacent cell may have the same shape, or may be in close contact so as not to create a gap between the cells. In other embodiments, each cell may be arranged with a gap left between the cells. The pattern 130 is disposed in such a manner that a straight line does not extend between two adjacent cells 130 ′ by etching or other processes. In FIG. 2, each cell 130 ′ is a hexagon and forms a honeycomb pattern 130. However, in other embodiments, shapes other than those described above may be used. For example, other polygons excluding triangles, rectangles, and squares such as adjacent circles and octagons may be used. (Triangles, rectangles, and squares may be used in the form that two adjacent shapes do not form a straight line extending over those shapes by being adjacent to each other.)

上記したように、パターン１３０を形成する種々の直線セグメントトレースの長さは、その直線セグメントにおいて発生する負荷が所望の所定負荷レベル以下に維持される長さにコントロールされていてもよい。しかしながら、実施形態によっては、各セル１３０´を形成する直線セグメントの長さは約５０μｍ〜２５０μｍの範囲内で設定されていてもよく、特に、約７０μｍ〜１５０μｍの範囲内で設定されていてもよい。また、その他の実施形態においては、セル１３０´セグメントの差し渡しの最大の長さは、２５０μｍより大きくてもよいし、あるいは、５０μｍより小さくてもよい。実施形態によっては、各セル１３０´の各種の辺を構成する各トレースの幅は、約７０μｍ〜１５０μｍの範囲内で設定されていてもよい。また、本発明のその他の実施形態における各セルの幅は、上記のセルの幅よりも大きくてもよいし、あるいは、小さくてもよい。各ダミー回路領域１２２〜１２６は、同一の大きさのセル１３０´を含んでいてもよい。また、図２に示したように、１つ又は複数の領域（１２２、１２４）のセルは、その他のダミー回路領域（１２６）のセルよりも大きくてもよい。上記したように、ダミー回路パターン１３０は、１つ又は複数のダミー回路領域から省略されてもよい。さらに、以下で説明するように、所定のダミー回路領域の各セル１３０´は、異なる大きさであってもよい。   As described above, the length of the various linear segment traces forming the pattern 130 may be controlled to a length that maintains the load generated in the linear segment below a desired predetermined load level. However, depending on the embodiment, the length of the straight line segment forming each cell 130 ′ may be set within a range of about 50 μm to 250 μm, and particularly, may be set within a range of about 70 μm to 150 μm. Good. In other embodiments, the maximum length of the cell 130 ′ segment may be greater than 250 μm or less than 50 μm. Depending on the embodiment, the width of each trace constituting various sides of each cell 130 ′ may be set within a range of about 70 μm to 150 μm. Further, the width of each cell in other embodiments of the present invention may be larger or smaller than the width of the cell. Each dummy circuit region 122-126 may include a cell 130 'of the same size. Also, as shown in FIG. 2, the cells in one or more regions (122, 124) may be larger than the cells in other dummy circuit regions (126). As described above, the dummy circuit pattern 130 may be omitted from one or more dummy circuit regions. Further, as will be described below, each cell 130 ′ in a predetermined dummy circuit region may have a different size.

図２に示した実施形態では、各個別のセル１３０´は同一の形状を有していた。図４に示す第２の代替実施形態では、１つ又は複数のダミー領域１２２、１２４、１２６は、不規則かつランダムな形状のセル１４０´を複数個備えるダミー回路パターン１４０を備えていてもよい。セル１４０´のランダムな形状は、以下に説明する基板のパターンマスクによって形成されてもよい。上記のパターンマスクを形成するコントローラは、ランダムな形状を生成するためのソフトウェアを備えていてもよい。または、ランダムな形状構造が形成された後に、その情報がパターンマスクを作成するシステムに伝達されてもよい。図４では、ランダムな形状に形成され、直線状のエッジを有する多辺形が示されているが、１つ又は複数のセル１４０´は、本発明のその他の実施形態においては、曲線状のエッジを有していてもよい。   In the embodiment shown in FIG. 2, each individual cell 130 'has the same shape. In the second alternative embodiment shown in FIG. 4, one or more dummy regions 122, 124, 126 may comprise a dummy circuit pattern 140 comprising a plurality of irregularly and randomly shaped cells 140 ′. . The random shape of the cell 140 ′ may be formed by a pattern mask of the substrate described below. The controller that forms the pattern mask may include software for generating a random shape. Alternatively, after the random shape structure is formed, the information may be transmitted to a system that creates a pattern mask. In FIG. 4, a polygon is shown that is formed in a random shape and has straight edges, but one or more cells 140 ′ are curved in other embodiments of the invention. You may have an edge.

様々な実施形態において、ランダムな形状に形成された各セル１４０´は、それぞれが所定のダミー回路領域内のランダムな位置に配置されてもよい。また、各ダミー回路領域は予め指定されたサブ領域にさらに分割されていてもよく、各サブ領域におけるセルの分布が、所定のサブ領域におけるセル１４０´の配置位置がランダムに決定されるという条件のもとで制御されていてもよい。さらに別の代替実施形態では、ランダムな形状に形成された各セルの配置位置がダミー回路領域内において予め指定されていてもよい。   In various embodiments, each cell 140 ′ formed in a random shape may be arranged at a random position in a predetermined dummy circuit region. Each dummy circuit region may be further divided into sub-regions designated in advance, and the distribution of cells in each sub-region is determined such that the arrangement position of the cell 140 ′ in the predetermined sub-region is randomly determined. May be controlled under the control. In still another alternative embodiment, the arrangement position of each cell formed in a random shape may be designated in advance in the dummy circuit area.

図２の実施形態に示したように、概して、隣接する２つのセル１４０´は、それらのセル間にわたって連続して延長する直線を形成しない。上記の実施形態では、２つのランダムな形状に形成されたセルのエッジ同士が一列に揃うことがあり得る。しかしながら、ランダムな形状に形成されたセル同士の辺が一列に整列して配置され、それらのセル間に延長する直線を形成する確率は非常に小さい。ランダムな形状に形成されたセル１４０´の各辺の平均的な長さは、０．３ｍｍから１ｍｍの範囲内にあってもよい。しかしながら、本発明のその他の実施形態においては、ランダムな形状に形成されたセル１４０´の各辺の平均的なサイズは上記の範囲よりも大きくてもよいし、あるいは、小さくてもよい。加えて、本発明のその他の実施形態においては、上記した平均的なサイズから様々な度合いで偏倚していてもよい。種々の実施形態においては、線１４０´の厚みは約５０μｍであってもよく、また、本発明の実施形態によっては、その厚みは多様であってもよい。   As shown in the embodiment of FIG. 2, in general, two adjacent cells 140 'do not form a straight line extending continuously between the cells. In the above embodiment, the edges of cells formed in two random shapes may be aligned in a row. However, the probability of forming a straight line extending between the cells in which the cells formed in a random shape are arranged in a line is very small. The average length of each side of the cell 140 ′ formed in a random shape may be in the range of 0.3 mm to 1 mm. However, in other embodiments of the present invention, the average size of each side of the cell 140 ′ formed in a random shape may be larger or smaller than the above range. In addition, other embodiments of the present invention may deviate to various degrees from the average size described above. In various embodiments, the thickness of the line 140 ′ may be about 50 μm, and the thickness may vary depending on the embodiment of the present invention.

ランダムな形状に形成されたセル１４０´の平均的なサイズは、異なるダミー回路領域１２２〜１２６において異なっていてもよい。また、ダミー回路パターン１４０は、１つ又は複数のダミー回路領域１２２〜１２６から排除されていてもよい。ダミー回路パターン１４０の密度は、概して、上記した導電パターン１２０の密度と同等でもよく、または、それよりも大きくてもよいし、あるいは、少なくてもよい。   The average size of the cell 140 ′ formed in a random shape may be different in the different dummy circuit regions 122 to 126. Further, the dummy circuit pattern 140 may be excluded from one or a plurality of dummy circuit regions 122 to 126. The density of the dummy circuit pattern 140 may generally be equal to the density of the conductive pattern 120 described above, or may be higher or lower.

図４に示した実施形態では、全てもしくは大多数のセル１４０´が閉じられた多辺形であった。図５に示す第３の実施形態では、チップキャリア基板１００は導電パターン１２０と、ランダムな向きを持つライン１５０´によって形成されるダミー回路パターン１５０を備える１つ又は複数のダミー回路領域１２２〜１２６を備えていてもよい。ライン１５０´は、直線であってもよいし、曲線であってもよい。直線の場合、ライン１５０´の長さは所定の長さ以下に設定されている。また、全てのライン１５０´の平均的な長さは、所定の長さ以下に設定されていてもよい。同様に、ダミー回路パターン１５０におけるラインの密度は、導電パターンの密度とほぼ同等であってもよいし、上記した導電パターンの密度よりも大きくてもよいし、または、少なくてもよい。種々の実施形態においては、ライン１５０´の厚みは約５０μｍであってもよく、また、本発明の実施形態によっては、その厚みは多様であってもよい。   In the embodiment shown in FIG. 4, all or most of the cells 140 ′ are closed polygons. In the third embodiment shown in FIG. 5, the chip carrier substrate 100 includes one or more dummy circuit regions 122 to 126 each including a conductive pattern 120 and a dummy circuit pattern 150 formed by a line 150 ′ having a random orientation. May be provided. The line 150 ′ may be a straight line or a curved line. In the case of a straight line, the length of the line 150 ′ is set to a predetermined length or less. Further, the average length of all the lines 150 ′ may be set to a predetermined length or less. Similarly, the density of the lines in the dummy circuit pattern 150 may be substantially equal to the density of the conductive pattern, or may be higher or lower than the density of the conductive pattern described above. In various embodiments, the thickness of the line 150 ′ may be about 50 μm, and depending on the embodiment of the invention, the thickness may vary.

上記した実施形態では、ライン１５０´はランダムな向きで配置されており、また、（所定の範囲内において）ランダムなサイズで形成されており、かつ、ランダムな位置に配設されている。また、その他の実施形態においては、１つ又は複数のライン１５０´の向き、長さ及び位置は、ランダムにならないようにコントロールされていてもよい。例えば、パターン１５０におけるラインの向きと位置はランダムである一方で、その長さがコントロールされていてもよい。また、パターン１５０におけるラインの向きと位置がランダムに選択されている場合であっても、その位置については、部分的に、あるいは完全にコントロールされていてもよい。同様に、ライン１５０´長さと位置はランダムである一方で、その向きがコントロールされていてもよい。上記したライン１５０´の特性は、各ダミー回路領域において共通であってもよいし、それぞれのダミー回路領域において異なっていてもよい。   In the above-described embodiment, the line 150 ′ is arranged in a random orientation, is formed in a random size (within a predetermined range), and is arranged at a random position. In other embodiments, the direction, length, and position of one or more lines 150 ′ may be controlled so as not to be random. For example, the direction and position of the line in the pattern 150 may be random, while its length may be controlled. Even if the direction and position of the line in the pattern 150 are selected at random, the position may be partially or completely controlled. Similarly, the length and position of the line 150 ′ may be random, while its orientation may be controlled. The characteristics of the above-described line 150 ′ may be common in each dummy circuit region or may be different in each dummy circuit region.

図６に、本発明のさらに別の実施形態を示す。基板１００は導電パターン１２０と、ダミー回路領域１２２〜１２６を備えていてもよい。上記した実施形態では、ダミー回路パターンとして図示したラインや形状は、それらのパターンが基板にエッチングされるか、あるいはその他の方法によって基板上に形成された後に、基板上に残存するトレース材料を表わしている。これに対して、図６に示す実施形態では、各ダミー回路領域はダミー回路パターン１６０を備えており、このダミー回路パターン１６０では、図示された白線が形成プロセスにおいて除去される材料を表わしており、濃く塗られた背景部分がダミー回路パターンが形成された後に残存する層１０８又は１１０の材料を表わしている。図６のダミー回路パターン１６０は、図５に示したダミー回路パターン１５０の「陰画」であるといってもよい。また、本発明のその他の実施形態においては、ダミー回路パターンは図２〜４及び以下で説明する図７及び８に示すパターンの陰画構造を備えていてもよい。   FIG. 6 shows still another embodiment of the present invention. The substrate 100 may include a conductive pattern 120 and dummy circuit regions 122 to 126. In the embodiment described above, the lines and shapes illustrated as dummy circuit patterns represent the trace material that remains on the substrate after those patterns are etched on the substrate or otherwise formed on the substrate. ing. In contrast, in the embodiment shown in FIG. 6, each dummy circuit region includes a dummy circuit pattern 160, and the dummy circuit pattern 160 represents a material from which the illustrated white line is removed in the formation process. The darkly painted background portion represents the material of the layer 108 or 110 that remains after the dummy circuit pattern is formed. The dummy circuit pattern 160 of FIG. 6 may be said to be a “negative image” of the dummy circuit pattern 150 shown in FIG. In other embodiments of the present invention, the dummy circuit pattern may have a negative structure of the patterns shown in FIGS. 2 to 4 and FIGS. 7 and 8 described below.

ダミー回路パターン１６０は、エッチングされたライン１６０´を備えていてもよい。エッチングされたライン１６０´は、図５に示したダミー回路パターン１５０のライン１５０´の各種特性のいずれを備えていてもよい。図６の実施形態では、ライン１６０´の長さとラインの密度は、ダミー回路パターン１６０と基板１００における一般的な負荷レベルを所定の許容レベル内で維持するために、好ましくは形成後の層１０８又は１１０の材料の量を減らすことが可能なように選択されてもよい。   The dummy circuit pattern 160 may include an etched line 160 ′. The etched line 160 ′ may have any of the various characteristics of the line 150 ′ of the dummy circuit pattern 150 shown in FIG. In the embodiment of FIG. 6, the length of the line 160 ′ and the line density are preferably adjusted to maintain the general load level in the dummy circuit pattern 160 and the substrate 100 within predetermined tolerance levels. Or it may be selected such that the amount of 110 materials can be reduced.

図７に、本発明のさらに別の実施形態を示す。基板１００は導電パターン１２０と、ダミー回路領域１２２〜１２６を備えている。１つまたは複数のダミー回路領域は、ダミー回路パターン１７０を備えており、このダミー回路パターン１７０は、複数の形状１７０´を備えている。図７に示した実施形態では、各形状１７０´は、その輪郭の内側の材料が形成プロセスにおいて除去された「Ｃ」の文字の輪郭にほぼ等しい。本発明のその他の実施形態においては、その他の様々な輪郭形状を有していてもよい。また、上記の形状は、「充填」されていてもよい。すなわち、エッチングプロセスの後に、上記形状の輪郭の内側の材料が残存していてもよい。   FIG. 7 shows still another embodiment of the present invention. The substrate 100 includes a conductive pattern 120 and dummy circuit regions 122 to 126. One or a plurality of dummy circuit regions includes a dummy circuit pattern 170, and the dummy circuit pattern 170 includes a plurality of shapes 170 ′. In the embodiment shown in FIG. 7, each shape 170 'is approximately equal to the contour of the letter "C" from which the material inside that contour has been removed in the forming process. Other embodiments of the invention may have other various contour shapes. Further, the above shape may be “filled”. That is, the material inside the contour of the shape may remain after the etching process.

上記した実施形態では、形状１７０´を形成するセグメントの大多数が曲線を有している。曲線形状は、該形状における負荷が最小化されるという利点を有する。さらに、半導体のダイやその他の部品は、それらのダイ及び（１つ又は複数の）部品が並ぶ方向軸と同方向に並んで基板上に配設されるパターンに対して敏感である。曲線形状は、基板上の上記形状の上にマウントされる半導体のダイもしくはその他の部品に生じる負荷を低減することができる。なお、形状１７０´は、本発明のその他の実施形態で示した一部または全部の直線によって規定されるものである。   In the embodiment described above, the majority of the segments forming the shape 170 'have a curve. A curved shape has the advantage that the load on the shape is minimized. In addition, semiconductor dies and other components are sensitive to patterns disposed on the substrate along the same direction axis as the dies and component (s) are aligned. The curved shape can reduce the load on the semiconductor die or other components mounted on the shape on the substrate. The shape 170 ′ is defined by a part or all of the straight lines shown in the other embodiments of the present invention.

図７に示したように、各形状１７０´は、形状１７０´同士が互いに離間して配置されている。その他の実施形態においては、上記の形状同士が重なり合っていてもよい。さらに、それらの形状は、（ダミー回路領域１２２及び１２４に示したように）同じ向きを有していてもよいし、（ダミー回路領域１２６に示したように）形状１７０´の向きが異なっていてもよい。各ダミー回路領域における各形状１７０´のサイズは、互いに同一であってもよいし、あるいは、互いに異なっていてもよい。また、ダミー回路領域同士の形状１７０´のサイズは、（図７に示したように）同じであってもよいし、あるいは、異なっていてもよい。形状１７０´の数、サイズ、及び／又は位置は、各ダミー回路領域において制御されていてもよいし、または、ランダムであってもよい。   As shown in FIG. 7, each shape 170 ′ is arranged such that the shapes 170 ′ are separated from each other. In other embodiments, the above shapes may overlap each other. Further, the shapes may have the same orientation (as shown in the dummy circuit regions 122 and 124), or the orientation of the shape 170 'may be different (as shown in the dummy circuit regions 126). May be. The size of each shape 170 ′ in each dummy circuit region may be the same or different from each other. Further, the size of the shape 170 'between the dummy circuit regions may be the same (as shown in FIG. 7) or may be different. The number, size, and / or position of the shape 170 ′ may be controlled in each dummy circuit region, or may be random.

図８に、本発明のさらに別の実施形態を示す。この実施形態は、導電パターン１２０と、１つ又は複数のダミー回路領域１２２〜１２６を備える基板１００を有する。１つまたは複数のダミー回路領域１２２〜１２６は、複数のセル１８０´によって形成されるダミー回路パターン１８０を備えていてもよい。図８は上記した図２の実施形態と類似しているが、ダミー回路パターン１８０を形成するセル１８０´のそれぞれが、その他のセル１８０´と必ずしも同じサイズと形状を有していないという点で異なっている。図８に示した実施形態によると、複数の大きい六辺形のセル１８０´が、複数の小さい六辺形のセル１８０´によって連結されている。これらの各セル１８０´は、図２に示したセル１３０´と同様の特性を有していてもよい。   FIG. 8 shows still another embodiment of the present invention. This embodiment has a substrate 100 with a conductive pattern 120 and one or more dummy circuit regions 122-126. One or a plurality of dummy circuit regions 122 to 126 may include a dummy circuit pattern 180 formed by a plurality of cells 180 ′. FIG. 8 is similar to the embodiment of FIG. 2 described above, except that each of the cells 180 ′ forming the dummy circuit pattern 180 does not necessarily have the same size and shape as the other cells 180 ′. Is different. According to the embodiment shown in FIG. 8, a plurality of large hexagonal cells 180 'are connected by a plurality of small hexagonal cells 180'. Each of these cells 180 'may have the same characteristics as the cell 130' shown in FIG.

上記したように、複数の層１０８及び１１０は、本発明の実施形態における基板１００のコア１０６の表面と裏面にそれぞれ配設されてもよい。図９には、このような実施形態の断面図が示されている。示されている実施形態では、コアは、３つの層１０８を有しており、各層１０８は、はんだマスク１１２の層によって薄層状に形成されている。また、基板１００は、３つの層１１０を有しており、各層１１０は、はんだマスク１１４の層によって薄層状に形成されている。１つ又は複数の層１０８と１１０は、導電パターン１２０を備えていてもよく、また、上記した実施形態に基づくいずれかのダミー回路パターンを有していてもよい。本発明の実施形態において、各種層１０８におけるダミー回路パターンは、互いに整列して配置されていてもよいし、そうでなくともよい。層１１０に形成されたダミー回路パターンについても、上記と同様であってもよい。   As described above, the plurality of layers 108 and 110 may be respectively disposed on the front surface and the back surface of the core 106 of the substrate 100 in the embodiment of the present invention. FIG. 9 shows a cross-sectional view of such an embodiment. In the illustrated embodiment, the core has three layers 108, each layer 108 being formed into a thin layer by a layer of solder mask 112. The substrate 100 has three layers 110, and each layer 110 is formed in a thin layer shape by a layer of the solder mask 114. One or more layers 108 and 110 may include a conductive pattern 120 and may include any dummy circuit pattern based on the above-described embodiments. In the embodiment of the present invention, the dummy circuit patterns in the various layers 108 may or may not be arranged in alignment with each other. The dummy circuit pattern formed on the layer 110 may be the same as described above.

図１０は、上記した実施形態のいずれかのダミー回路パターンを有する基板１００を用いて形成された半導体パッケージ１８２の断面図である。本発明の特徴的な点ではないが、図１０では、基板１００の表面１０２上にスタックされた２個の半導体のダイ１８４が示されている。本発明の実施形態においては、単体のダイを用いていてもよい。また、３個から８個、あるいはさらに多くのダイが、ＳｉＰ、ＭＣＭ、又はその他の態様によってスタックされていてもよい。また、本発明の特徴的な点ではないが、上記の１つ又は複数のダイ１８４は、フラッシュメモリチップ（ＮＯＲ／ＮＡＮＤ）、ＳＲＡＭ、若しくはＤＤＴ、及び／又はＡＳＩＣのようなコントローラチップであってもよい。その他のシリコンチップが用いられていてもよい。   FIG. 10 is a cross-sectional view of a semiconductor package 182 formed using the substrate 100 having the dummy circuit pattern according to any of the above-described embodiments. Although not characteristic of the present invention, FIG. 10 shows two semiconductor dies 184 stacked on the surface 102 of the substrate 100. In the embodiment of the present invention, a single die may be used. Also, 3 to 8 or even more dies may be stacked by SiP, MCM, or other aspects. Also, although not characteristic of the present invention, the one or more dies 184 are controller chips such as flash memory chips (NOR / NAND), SRAM or DDT, and / or ASIC. Also good. Other silicon chips may be used.

上記した本発明の実施形態におけるダミー回路パターンは、基板１００に対する機械的負荷及び歪みを制御及び／又は最小化する。この結果として、ダイ１８４に対する負荷が、制御及び／又は最小化される。すなわち、総体的な歩留まりが改善される。   The above-described dummy circuit pattern in the embodiment of the present invention controls and / or minimizes the mechanical load and distortion on the substrate 100. As a result, the load on the die 184 is controlled and / or minimized. That is, the overall yield is improved.

１つ又は複数のダイ１８４は、周知のダイ取り付け化合物１８６を用いて、周知の接着性または共晶性のダイボンドプロセスによって基板１００の表面１０２にマウントされてもよい。１つ又は複数のダイ１８４は、周知のワイヤボンドプロセスによって、ワイヤボンド１８８を用いて基板１００の導電層１０８、１１０に電気的に接続されていてもよい。ワイヤボンドプロセスの後に、上記の回路は周知の封止プロセスによって樹脂化合物１９０の中にパッケージングされ、パッケージ１８２が完成される。   One or more dies 184 may be mounted to the surface 102 of the substrate 100 by a well known adhesive or eutectic die bond process using a well known die attach compound 186. The one or more dies 184 may be electrically connected to the conductive layers 108, 110 of the substrate 100 using wire bonds 188 by a well-known wire bond process. After the wire bond process, the above circuit is packaged in the resin compound 190 by a well-known sealing process, and the package 182 is completed.

上記した種々の実施形態におけるダミー回路パターンは、負荷及び歪みを低減することに加えて、電気的機能を果たしてもよい。ダミー回路パターンはグランド電位（ＶＳＳ）へのパスとして使用されてもよい。また、半導体のダイ及び／又は基板にマウントされているその他の部品に電力を供給するために、電源電圧（ＶＤＤ）に接続されてもよい。その他に、ダミー回路パターンは半導体のダイ及び基板の部品に信号を伝達してもよいし、半導体のダイ及び基板の部品からの信号を伝達してもよい。さらに別の実施形態では、ダミー回路パターンは「フローティング」していてもよい。すなわち、電気的な機能を何ら果たさなくてもよい。   In addition to reducing load and distortion, the dummy circuit pattern in the various embodiments described above may perform an electrical function. The dummy circuit pattern may be used as a path to the ground potential (VSS). It may also be connected to a power supply voltage (VDD) to supply power to the semiconductor die and / or other components mounted on the substrate. In addition, the dummy circuit pattern may transmit signals to the semiconductor die and the board component, or may transmit signals from the semiconductor die and the board component. In yet another embodiment, the dummy circuit pattern may be “floating”. That is, it is not necessary to perform any electrical function.

導電パターン１２０と様々な形態のダミー回路パターンを基板１００に形成するための周知のプロセスが各種存在する。そのうちの１つのプロセスを、図１１のフローチャートを参照して以下に説明する。ステップ１５０では、導電層１０８、１１０の表面が洗浄される。次に、ステップ１５２では、層１０８、１１０の表面上に、フォトレジスト膜を付着させる。次に、ステップ１５４では、電気的導電パターンとダミー回路パターンの形状をかたどったパターンフォトマスクを、上記のフォトレジスト膜の上に配置する。
ダミー回路パターンと導電パターンは、周知のプロセスによって上記のフォトマスクに形成されてもよい。上記したように、基板に形成されるダミー回路パターンがランダムなライン又は形状による構造を有している場合、本発明の実施形態に応じて、上記のフォトマスクの形成時にそれらのランダムなライン又は形状を形成するために、周知のランダム生成プロセスが用いられてもよい。 There are various known processes for forming the conductive pattern 120 and various types of dummy circuit patterns on the substrate 100. One of these processes is described below with reference to the flowchart of FIG. In step 150, the surfaces of the conductive layers 108, 110 are cleaned. Next, in step 152, a photoresist film is deposited on the surface of the layers 108,110. Next, in step 154, a pattern photomask having the shape of the electrically conductive pattern and the dummy circuit pattern is disposed on the photoresist film.
The dummy circuit pattern and the conductive pattern may be formed on the photomask by a known process. As described above, when the dummy circuit pattern formed on the substrate has a structure with random lines or shapes, according to the embodiment of the present invention, these random lines or Well known random generation processes may be used to form the shape.

フォトマスクがフォトレジスト膜上に配置されると、フォトレジスト膜は露光され（ステップ１５６）、導電層のエッチング予定領域からフォトレジストを除去するために現像される（ステップ１５８）。次いで、露出された領域は、ステップ１６０において、塩化第二鉄などのエッチング液を用いてエッチングされ、除去される。これにより、コアに導電パターンとダミー回路パターンが画定される。次に、ステップ１６２ではフォトレジストが剥離され、ステップ１６４では、はんだマスク層が付着される。   Once the photomask is placed on the photoresist film, the photoresist film is exposed (step 156) and developed to remove the photoresist from the area to be etched of the conductive layer (step 158). The exposed areas are then etched away at step 160 using an etchant such as ferric chloride. Thereby, a conductive pattern and a dummy circuit pattern are defined in the core. Next, in step 162, the photoresist is stripped, and in step 164, a solder mask layer is deposited.

完成されたダイパッケージ１８２を製造するプロセスを、図１２のフローチャートを参照して説明する。基板１００は、最初は大型のパネル板であり、形成後に個々の基板に分離されるものである。ステップ２２０では、このパネル板に穴を開ける。この穴を基準穴として、それぞれの基板の位置が定められる。次に、ステップ２２２では、導電パターンとダミー回路パターンが、上記で説明したようにパネル板の各表面に形成される。次に、ステップ２２４では、パターン形成されたパネル板は検査され、試験される。ステップ２２６では、一旦検査を行った後に、はんだマスクをパネル板に付着させる。次いで、ステップ２２８では、分割機を用いて、パネル板を個々の基板に分離する。個別化された基板は、自動化された工程によって再度検査及び試験され（ステップ２３０）、最終目視検査（ステップ２３２）では、その電気的動作が確認され、汚染、傷、変色などの有無が調べられる。検査に合格した基板には、ステップ２３４において、ダイ取り付けプロセスが実施される。そして、ステップ２３６では、周知の射出成形プロセスを用いて基板とダイスをパッケージングして、ＪＥＤＥＣ規格（または他の規格）のパッケージを形成する。その他の実施形態においては、ダミー回路パターンを含んでいるダイパッケージ１８２は上記以外のプロセスによって形成されてもよい。   A process for manufacturing the completed die package 182 will be described with reference to the flowchart of FIG. The substrate 100 is initially a large panel plate and is separated into individual substrates after formation. In step 220, a hole is made in the panel board. Using this hole as a reference hole, the position of each substrate is determined. Next, in step 222, conductive patterns and dummy circuit patterns are formed on each surface of the panel board as described above. Next, in step 224, the patterned panel board is inspected and tested. In step 226, after the inspection is performed once, a solder mask is attached to the panel board. Next, in step 228, the panel plate is separated into individual substrates using a divider. The individualized substrate is inspected and tested again by an automated process (step 230), and the final visual inspection (step 232) confirms its electrical operation and checks for contamination, scratches, discoloration, and the like. . A substrate that passes inspection is subjected to a die attach process at step 234. In step 236, the substrate and the die are packaged using a well-known injection molding process to form a JEDEC standard (or other standard) package. In other embodiments, the die package 182 including the dummy circuit pattern may be formed by processes other than those described above.

本発明に関する前述の詳細な説明は、例証と説明を目的として提示されたものである。この説明は、本発明を上記において開示された形態にのみ制限することを意図するものではない。上記の教示に照らし合わせて、多様な改良や変更が可能である。上記において説明した実施形態は、本発明の原理とその実用的な応用例を最もよく説明するために選ばれたものであり、上記の記載に基づいて、本発明が他の当業者の意図する特定の用途に適するように、様々な実施形態及び改良された形態で利用可能となるようにしたものである。本発明の範囲は、本明細書に添付される請求項によって定義される。   The foregoing detailed description of the invention has been presented for purposes of illustration and description. This description is not intended to limit the invention only to the form disclosed above. Various modifications and changes are possible in light of the above teaching. The embodiments described above have been chosen to best illustrate the principles of the invention and its practical applications, and based on the above description, the invention is intended by others skilled in the art. It has been made available in various embodiments and improvements to suit a particular application. The scope of the present invention is defined by the claims appended hereto.

網状のダミー回路パターンを有する従来の基板の平面図である。It is a top view of the conventional board | substrate which has a net-like dummy circuit pattern. 導電パターンと、導電パターンに占領されていない領域に本発明の一実施形態に基づくダミー回路パターンを有する基板の平面図である。It is a top view of the board | substrate which has a conductive circuit and the dummy circuit pattern based on one Embodiment of this invention in the area | region which is not occupied by the conductive pattern. 図２に示した基板の断面図である。It is sectional drawing of the board | substrate shown in FIG. 導電パターンと、導電パターンに占領されていない領域に本発明のその他の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。FIG. 6 is a plan view of a substrate having a conductive pattern and a dummy circuit pattern according to another alternative embodiment of the present invention in a region not occupied by the conductive pattern. 導電パターンと、導電パターンに占領されていない領域に本発明の第２の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。FIG. 6 is a plan view of a substrate having a conductive pattern and a dummy circuit pattern according to a second alternative embodiment of the present invention in a region not occupied by the conductive pattern. 導電パターンと、導電パターンに占領されていない領域に本発明の第３の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。FIG. 6 is a plan view of a substrate having a conductive pattern and a dummy circuit pattern according to a third alternative embodiment of the present invention in a region not occupied by the conductive pattern. 導電パターンと、導電パターンに占領されていない領域に本発明の第４の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。FIG. 10 is a plan view of a substrate having a conductive pattern and a dummy circuit pattern according to a fourth alternative embodiment of the present invention in a region not occupied by the conductive pattern. 導電パターンと、導電パターンに占領されていない領域に本発明の第５の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。FIG. 9 is a plan view of a substrate having a conductive pattern and a dummy circuit pattern according to a fifth alternative embodiment of the present invention in a region not occupied by the conductive pattern. 複数の導電層を備え、それらの１つ又は複数の導電層に、上記の実施形態において示したダミー回路パターンのいずれか１つを有する基板の側面断面図である。It is side surface sectional drawing of a board | substrate which has several conductive layers and has any one of the dummy circuit patterns shown in said embodiment in those one or several conductive layers. 本発明の実施形態のダミー回路パターンを有する基板を備える半導体パッケージの側面断面図である。It is side surface sectional drawing of a semiconductor package provided with the board | substrate which has a dummy circuit pattern of embodiment of this invention. 導電パターンとダミー回路パターンを基板に形成するプロセスを示すフローチャートである。It is a flowchart which shows the process which forms a conductive pattern and a dummy circuit pattern in a board | substrate. 本発明の実施形態に基づくダミー回路パターンを有する半導体パッケージを形成するプロセスの概要を示すフローチャートである。It is a flowchart which shows the outline | summary of the process of forming the semiconductor package which has a dummy circuit pattern based on embodiment of this invention.

Claims (16)

第１形状と、
第１形状とほぼ同形状の第２形状を備え、第１形状と第２形状の輪郭は、第１形状と第２形状にわたって延長する直線セグメントを有さない
半導体パッケージの基板の表面に形成されるダミー回路パターン。 A first shape;
The second shape is substantially the same as the first shape, and the contours of the first shape and the second shape are formed on the surface of the substrate of the semiconductor package that does not have a linear segment extending over the first shape and the second shape. Dummy circuit pattern. 前記ダミー回路パターンの一部は、接地電位と電源電位の少なくとも１つに接続されている請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein a part of the dummy circuit pattern is connected to at least one of a ground potential and a power supply potential. 前記ダミー回路パターンの一部は、基板上の半導体ダイと電子部品の少なくとも１つに接続され、基板上のそれらの半導体ダイと電子部品の少なくとも１つに電気信号を伝達し、及び／又は、基板上のそれらの半導体ダイと電子部品の少なくとも１つからの電気信号を伝達する請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   A portion of the dummy circuit pattern is connected to at least one of a semiconductor die and an electronic component on the substrate, transmits an electrical signal to at least one of the semiconductor die and the electronic component on the substrate, and / or The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, which transmits an electric signal from at least one of those semiconductor dies and electronic components on the substrate. 前記ダミー回路パターンの一部はフローティングしている請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein a part of the dummy circuit pattern is floating. 前記第１形状と前記第２形状は隣接している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein the first shape and the second shape are adjacent to each other. 前記第１形状と前記第２形状は互いに離間している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein the first shape and the second shape are separated from each other. 前記第１形状と前記第２形状は、同じ長さの辺を有する多辺形である請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein the first shape and the second shape are polygons having sides having the same length. 前記第１形状と前記第２形状はランダムな形状を有している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein the first shape and the second shape have random shapes. 前記第１形状と前記第２形状は、基板の導電層の材料によって形成され、その材料は、その導電層の周辺部分を除去した後に残存する材料である請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   2. The semiconductor package substrate according to claim 1, wherein the first shape and the second shape are formed of a material of a conductive layer of the substrate, and the material is a material remaining after removing a peripheral portion of the conductive layer. Dummy circuit pattern formed on the surface of the. 前記第１形状と前記第２形状は材料をエッチングすることにより画定され、前記第１形状と前記第２形状の輪郭は、エッチングされずに残された材料によって形成される請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The said 1st shape and the said 2nd shape are demarcated by etching material, The outline of the said 1st shape and the said 2nd shape is formed of the material left without being etched. A dummy circuit pattern formed on the surface of a substrate of a semiconductor package. 前記第１形状と前記第２形状は、六辺形、八辺形、円のいずれか１つである請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。   The dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 1, wherein the first shape and the second shape are any one of a hexagon, an octagon, and a circle. 半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法であって、
ダミー回路パターンの直線セグメントに対する負荷が、概して所定の負荷以下となるように、ダミー回路パターンの直線セグメントの長さをコントロールする工程
を備える方法。 A method for reducing a load on at least a part of a dummy circuit pattern formed on a surface of a substrate of a semiconductor package,
Controlling the length of the straight line segment of the dummy circuit pattern so that the load on the straight line segment of the dummy circuit pattern is generally below a predetermined load. 前記直線セグメントの長さに対する負荷は、実験によって決定される請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。   The method for reducing a load on at least a part of a dummy circuit pattern formed on a surface of a substrate of a semiconductor package according to claim 12, wherein the load on the length of the straight line segment is determined by an experiment. 前記直線セグメントの長さに対する負荷は、推定によって決定される請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。   The method for reducing a load on at least a part of a dummy circuit pattern formed on a surface of a substrate of a semiconductor package according to claim 12, wherein the load on the length of the straight line segment is determined by estimation. 前記ダミー回路の一部を接地電位又は電源電位に接続する工程
をさらに備える請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。 The method for reducing a load on at least a part of a dummy circuit pattern formed on a surface of a substrate of a semiconductor package according to claim 12, further comprising: connecting a part of the dummy circuit to a ground potential or a power supply potential. 基板上の半導体ダイと電子部品の少なくとも１つに電気信号を伝達し、及び／又は、基板上のそれらの半導体ダイと電子部品の少なくとも１つからの電気信号を伝達するために、前記ダミー回路の一部を基板状のそれらの半導体ダイと電子部品の少なくとも１つに接続する工程
をさらに備える請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。 The dummy circuit for transmitting electrical signals to at least one of the semiconductor dies and electronic components on the substrate and / or for transmitting electrical signals from at least one of the semiconductor dies and electronic components on the substrate A load on at least a part of the dummy circuit pattern formed on the surface of the substrate of the semiconductor package according to claim 12, further comprising the step of connecting a part of the semiconductor die to at least one of the semiconductor die and the electronic component in the substrate form. How to reduce.
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