KR20080023667A

KR20080023667A - 핀 드라이버를 구비한 연성회로기판의 검사 시스템

Info

Publication number: KR20080023667A
Application number: KR1020070100287A
Authority: KR
Inventors: 강영삼; 한주동
Original assignee: 주식회사 엠디플렉스
Priority date: 2007-10-05
Filing date: 2007-10-05
Publication date: 2008-03-14

Abstract

핀 드라이버를 구비한 연성회로기판(Flexible Printed Circuit Board : FPCB)의 검사 시스템에 관한 것으로, 패널 인터페이스와 디스플레이 인터페이스를 구비한 사용자 제어부; 상기 연성회로기판에 실장된 전자부품들을 검사하기 위해 상기 연성회로기판의 각각의 핀과 1:1로 접속되는 다수의 릴레이와 상기 다수의 릴레이를 제어하는 FPGA 또는 CPLD를 구비하는 핀 드라이버; 상기 핀 드라이버에 공급될 전원을 제어하는 파워 드라이버; 상기 연성회로기판에 실장된 부품의 검사를 위한 검사 알고리즘을 선택하는 알고리즘 선택부; 상기 사용자 제어부로부터 상기 연성회로기판에 실장된 전자부품의 종류에 따른 검사에 필요한 항목을 입력받아 그 정보를 저장하는 메모리와 상기 핀 드라이버, 상기 알고리즘 선택부 및 파워 드라이버를 제어하기 위한 마이크로 컨트롤러 유니트로 이루어지는 드라이버 제어부를 포함하며; 상기 연성회로기판에 실장된 전자부품의 종류에 따른 각각의 전기적 특성 및 인쇄회로와 전자부품 간의 전기적 접속상태를 검사하는 것을 특징으로 한다.

상기와 같은 연성회로기판의 검사 시스템을 이용하는 것에 의해, 연성회로 기판의 검사비용을 절감할 수 있을 뿐 만 아니라, 검사 속도를 향상시킬 수 있다.

인터페이스, 핀 드라이버, 파워 드라이버, 연성회로기판

Description

핀 드라이버를 구비한 연성회로기판의 검사 시스템{Measurement system for the flexible printed circuit board with a pin driver}

본 발명은 핀 드라이버를 구비한 연성회로기판(Flexible Printed Circuit Board : FPCB)의 검사 시스템에 관한 것으로, 특히 전자회로 부품이 실장된 연성회로기판의 모델이 변경되어도 하나의 검사장치로 변경된 모델의 연성회로기판에 실장된 전자부품의 검사 및 인쇄회로와 전자부품 간의 전기적 접속 상태를 검사할 수 있는 연성회로기판의 검사 시스템에 관한 것이다.

일반적으로 연성인쇄회로기판에 반도체, 저항, 캐패시터, 인덕터 등의 전자부품을 실장하면, 그 회로가 정상적으로 동작하는지를 검사하게 된다.

즉, 인쇄회로기판은 절연체(Dielectric)위에 동박(Copper Foil)의 배선을 형성한 일종의 전자 부품이라고 할 수 있다. PCB는 전자회로를 구성하는 IC, 트랜지스터와 같은 능동소자와 저항, 커패시터와 같은 수동소자들이 그 기능을 수행할 수 있도록 전기적인 연결통로 및 기구적인 지지를 담당하는 기구소자로도 생각할 수도 있다.

PCB는 TV, 냉장고, 컴퓨터 등의 모든 전자제품에 기본적으로 장착되는 것은 물론이고 최근 그 사용이 급격하게 늘고 있는 이동전화 등의 모바일(Mobile)제품과 IC 패키지 등의 분야에서 제품의 고집적화, 고밀도화를 통한 경박단소화 및 고성능화를 위해 필수적으로 사용되는 핵심적인 부품이다. 특히 정보의 디지털화와 네트워크화가 급속히 진행되면서 이를 뒷받침하는 PCB산업의 중요성과 역할이 많이 증가되고 있다.

현대의 전자기기는 소형화, 경량화와 함께 고성능화, 복합적인 기능을 갖추는 방향으로 발전하고 있다. 이러한 전자기기의 개발성향에 따라 탑재되는 부품이 소형화되었고 접속을 위한 핀 수도 급격히 증가하였다. 이에 대응하여 PCB를 생산하는 기업들은 배선 밀도를 높이기 위하여 배선의 폭과 간격을 줄이기 위한 노력을 계속하고 있으며 현재 양산되고 있는 PCB들은 배선폭/간격(Width/Spacing)이 100/100㎛ 정도로 가공된 것이다. 50/50㎛ 정도의 배선을 가공하는 기술은 이미 확보된 것으로 판단되며 나아가 25/25㎛의 값을 갖는 PCB의 개발도 시도되고 있다. 이에 비례하여 동박의 두께도 감소하여 18㎛(Half Oz)의 동박으로부터 12㎛, 6㎛, 3㎛, 1㎛ 급의 동박이 개발되고 있다.

이러한 PCB의 급속한 발전에 따라서 불량이 발생할 수 있는 요인이 증가되었으며, 따라서 안정적으로 PCB의 품질을 확보할 수 있는 검사 기술의 개발이 요구되고 있다. 그 중에 중요한 기술의 하나로 PCB의 전기적 특성 검사로 부품이 실장되어 있지 않은 베어(Bare) PCB의 전기적 특성을 검사하기 위하여 PCB 동판의 모든 패턴(Pattern)에 테스트 핀(Test Pin)을 동시에 접촉시켜 짧은 시간에 쇼트(Short)/오픈(Open)의 불량여부를 판단하고 불량 내용을 모니터에 디스플레이 함 은 물론 그 내용을 프린트하도록 하는 B.B.T(Bare Board Test)검사가 실행되고 있다. B.B.T검사가 올바르게 진행되기 위해서는 검사 지그의 개발이 필연적이며 PCB의 발전과 같이하여 특화된 지그의 개발이 요구되고 있는 현실이다.

종래의 PCB 전기적 검사에 사용되는 지그는 데디케이트(Dedicated) 지그와 다면 검사점 지그로 대별된다.

또한 전자 회로 제조기술이 지속적으로 발전하고 배선회로가 주를 이루는 PCB 기판은 다양한 형태(크기, 두께, 회로폭, 표면처리, 연성, 경성, 연경성 조합) 로 제조되어 지고 있다.

이와 같은 PCB 기판의 다양성에 따라 검사설비, 검사부품의 제조기술도 PCB 기판의 품질 신뢰성을 향상시키기 위하여 발전하고 있으나, 설비에 맞는 검사 지그와 부품에 맞는 조립기술은 크게 변화가 없는 추세이다.

그리고 변화가 있더라도 검사시 PCB 기판에 손상을 주거나 PCB 기판에 정확하게 핀 접촉이 안 되어 정확한 검사를 할 수가 없었으며, 검사 작업자가 항상 위험에 노출되어 있으며, 사용 검사기기에 지그를 설치하기에 어려움이 있으며, 구성 부품 또한 가격이 고가이므로 제조원가가 지속적으로 상승하게 되는 것이다.

또한, 전자부품이 실장된 연성인쇄회로기판의 경우에는 연성인쇄회로기판에 실장된 커넥터를 통해 전자회로 검사장치의 검사회로와 전기적으로 접속시키며, 최근에는 전자기기의 소형화에 따라 커넥터의 크기도 작아져 커넥터의 콘택트 피치가 0.2㎜이하로 되어 커넥터를 연성인쇄회로기판에 실장하여 그 위치가 조금만 변경되어도 탐침이 커넥터의 정확한 위치에 접촉될 수 없어 전자부품이 실장된 연성인쇄 회로기판의 전자회로가 정상 동작하는지를 검사할 수 없게 된다.

또한, 이러한 전자회로 검사장치에 관한 일 예를 도 1에 따라 설명한다.

도 1은 종래의 전자회로 검사장치로 전자회로를 검사하기 위해 보조 FPCB가 검사체 FPCB에 부착된 상태를 보이는 도면이다.

도 1에 있어서, 60은 전자부품이 실장된 연성인쇄회로기판(이하 "검사체" 또는 "검사체 FPCB"라 한다)이고, 3a, 3b, 3c는 검사체 FPCB(60)에 실장된 전자회로와 전기적으로 접속하기 위한 보조 FPCB들이다.

검사체 FPCB(60)에는 각종 전자부품과 콘넥터(50a, 50b, 50c, 50d)들이 실장되어 있다. 그리고, 보조 FPCB(3a, 3b, 3c)들에는 종래의 전자회로 검사장치에 마련된 탐침과 접촉하기 위한 접점(4a, 4b, 4c)들이 있다. 이 접점(4a, 4b, 4c)들은 연성인쇄회로기판에 형성된 인쇄회로에 의해 검사체 FPCB(60)의 콘넥터(50a, 50b, 50c)에 접속되어 있다.

이와 같이 검사체 FPCB(60)의 전자회로는 콘넥터(50a, 50b, 50c, 50d)들을 통하여 전자회로 검사장치의 검사회로에 접속시킴으로써, 전자회로의 정상동작 여부를 검사하게 된다.

즉, 콘넥터(50a, 50b, 50c, 50d)들의 피치는 0.2㎜이하로서 매우 미세한 간격을 유지하고 있어 콘넥터(50a, 50b, 50c, 50d)들의 실장된 위치가 다소 틀어진다하여도 보조 FPCB(3a, 3b, 3c)들에 마련된 접점(4a, 4b, 4c)의 크기를 확대하고 이들의 간격을 넓게 형성함으로써, 전자회로 검사장치의 탐침을 용이하게 접속시킬 수 있어 검사체 FPCB(60)에 실장된 콘넥터(50a, 50b, 50c, 50d)의 위치가 다소 변 경되어도 검사체 FPCB(60)의 전자회로의 정상 동작여부를 검사할 수 있다.

그러나, 이와 같이 보조 FPCB(3a, 3b, 3c)들을 검사체 FPCB(60)에 실장된 콘넥터(50a, 50b, 50c, 50d)들에 수작업으로 꽂아야 되고, 검사하기 위한 검사대상물이 검사체 FPCB(60)와 보조 FPCB(3a, 3b, 3c)가 되어 그 크기가 커져 이들을 다루기가 어렵고, 콘넥터의 형상 및 그 수에 따른 보조 FPCB를 제작하여야 하는 문제점이 있었다.

또한 어레이 테스트 방법에 관해서는 첫째, 게이트 및 데이터 패드[OLB(Out Lead Bonding) 패드]들 각각에 프로우브(probe pin)을 직접 접촉시켜 테스트 신호를 인가한 후 각 화소에 저장된 전하량을 검출하여 어레이 기판에서의 단선, 단락 등을 분석하는 방법, 둘째, 게이트 및 데이터 패드들을 각각 홀수(odd) 및 짝수(even)로 묶어서 테스트 신호를 인가한 후 어레이 기판상에 위치시키는 모듈레이터를 통하여 어레이 기판에서의 단선, 단락 등을 분석하는 방법의 두가지 형태가 있으며, 예를 들어 대한민국 공개특허공보 2006-0078387(2006년 7월 5일 공개)에 개시되어 있다.

상기 공보에 있어서는 도 2에 도시된 바와 같이, 홀수 배선(1a)들을 묶은 제1연결배선(1)과 짝수 배선(2a)간 중첩되는 부분에서 크로스 캐패시턴스(cross capacitance; 11)가 형성되고, 패널 크기가 커질수록 크로스 캐패시턴스(11)에 의한 배선 저항이 커짐으로써, 인가되는 신호의 지연 및 드롭 현상이 발생되는 등, 패널 크기가 커질수록 테스트의 신뢰성이 저하되는 문제가 발생된다.

도 2에 있어서, (2)는 짝수 배선(2a)들을 묶는 제2연결배선, (10)은 게이트 및 데이터 배선들로부터 연장되어 패널 외곽에 형성되는 OLB 패드, (20a) 및 (20b)는 제1 및 제2연결배선과 연결되는 테스트 패드를 각각 나타낸다.

즉, 종래에는 MCU(Micro Controller Unit) 등으로 이루어진 검사장치의 I/O들과 연성회로기판을 탐침하는 핀 블록의 핀들이 전자부품의 종류(예 : 저항, 커패시터, 리액터, 반도체 소자 등)에 따라 1:1로 고정 접속되어 있어 전자부품이 실장된 연성회로기판의 모델이 변경되는 경우에는 변경된 모델에 맞추어 I/O들과 핀 블록의 접속이 변경된 검사장치를 개발하여야 한다는 문제가 있었다.

즉, 해당 FPCB 모델에 대한 신호(VCC, GND)가 고정되고, 핀 블록에 연결된 와이어들을 다른 모델에 맞게 다시 맵핑 해야하며, 제어 박스(Control-Box)의 회로가 필요하다는 문제가 있었다.

또한 상기 공보에 개시된 기술에 있어서는, 배선 폭을 증가시키는 방법은 배선 저항은 감소시킬 수 있을지 몰라도 배선들 사이의 오버랩 캐패시턴스(overlap capacitance)가 증가하여 오히려 신호지연 현상을 더욱 증가시키는 결과를 초래하고, 배선 폭이 넓으면 패드 간 단락 불량을 유발할 수 있다.

본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 검사장치의 I/O들과 연성회로기판을 탐침하는 핀 블록의 핀들 사이에 전자부품의 종류에 따른 검사회로를 선택할 수 있는 핀 드라이버(CPLD(Complex Programmable Logic Device) 또는 FPGA(Field Programmable Gate Array))에 의해 검사 알고리즘을 선택하여 연성회로기판을 검사하는 검사 시스템을 제공하는 것이다.

본 발명의 다른 목적은 연성회로기판의 모델이 변경되는 경우에도 변경된 모델에 맞추어 I/O들과 핀 블록의 접속이 변경된 검사장치를 개발할 필요없이 검사 알고리즘을 선택하는 프로그램의 변경만으로 다양한 모델의 연성회로기판을 검사하는 검사 시스템을 제공하는 것이다.

상기 목적을 달성하기 위해 본 발명에 따른 검사 시스템은 연성회로기판에 실장된 전자부품들의 전기적 특성을 검사하기 위한 검사 시스템에 있어서, 패널 인터페이스와 디스플레이 인터페이스를 구비한 사용자 제어부; 상기 연성회로기판에 실장된 전자부품들을 검사하기 위해 상기 연성회로기판의 각각의 핀과 1:1로 접속되는 다수의 릴레이와 상기 다수의 릴레이를 제어하는 FPGA 또는 CPLD를 구비하는 핀 드라이버; 상기 핀 드라이버에 공급될 전원을 제어하는 파워 드라이버; 상기 연성회로기판에 실장된 부품의 검사를 위한 검사 알고리즘을 선택하는 알고리즘 선택부; 상기 사용자 제어부로부터 상기 연성회로기판에 실장된 전자부품의 종류에 따른 검사에 필요한 항목을 입력받아 그 정보를 저장하는 메모리와 상기 핀 드라이버, 상기 알고리즘 선택부 및 파워 드라이버를 제어하기 위한 마이크로 컨트롤러 유니트로 이루어지는 드라이버 제어부를 포함하며; 상기 연성회로기판에 실장된 전자부품의 종류에 따른 각각의 전기적 특성 및 인쇄회로와 전자부품 간의 전기적 접 속상태를 검사하는 것을 특징으로 한다.

또 본 발명에 따른 연성회로기판의 검사 시스템에 있어서, 상기 다수의 릴레이 중 여자된 릴레이는 상기 연성회로기판의 각각의 핀 중에서 상기 여자된 릴레이와 대응되는 핀을 상기 알고리즘 선택부에 접속하고, 여자되지 않은 릴레이는 상기 연성회로기판의 각각의 핀 중에서 상기 여자되지 않은 릴레이와 대응되는 핀을 접지에 접속하는 것을 특징으로 한다.

또 본 발명에 따른 연성회로기판의 검사 시스템에 있어서, 상기 핀 드라이버는 상기 연성회로기판에 실장된 각각의 부품에 대한 고유의 값을 저장하는 데이터부를 더 포함하는 것을 특징으로 한다.

또 본 발명에 따른 연성회로기판의 검사 시스템에 있어서, 상기 검사 알고리즘은 상기 연성회로기판의 모델에 따라 또는 실장된 전자 부품의 종류에 따라 검사항목을 늘리거나 줄이는 것이 가능한 것을 특징으로 한다.

상술한 바와 같이, 본 발명에 따른 핀 드라이버를 구비한 연성회로기판의 검사 시스템에 의하면, 전자부품이 실장된 연성회로기판의 모델이 변경되는 경우에도 변경된 모델에 맞추어 I/O들과 핀 블록의 접속이 변경된 검사장치를 개발할 필요없이, 검사 알고리즘을 선택하는 프로그램의 변경만으로 다양한 모델의 연성회로기판을 검사할 수 있다는 효과가 얻어진다.

또, 본 발명에 따른 핀 드라이버를 구비한 연성회로기판의 검사 시스템에 의하면, 다양한 모델의 연성회로기판을 검사장치의 변경없이 실행할 수 있으므로, 연 성회로 기판의 검사비용을 절감할 수 있을 뿐 만 아니라, 검사 속도를 향상시킬 수 있다는 효과가 얻어진다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.

먼저 본 발명의 기본 개념에 대해 설명한다.

본 발명에서는 핀 드라이버(PIN-Driver) 구동 방식을 적용한다.

즉, FPCB의 최대 커넥터 수를 이용하여, 측정하고자 하는 각 모델마다 다른 FPCB의 핀 정보를 재 배선할 수 있게 한다. 따라서, 핀 드라이버에 의해 FPCB의 모델에 따른 핀 정보를 작업자가 와이어를 연결하지 않고, 핀 정보를 S/W로 업 데이트하여 사용 가능하게 된다.

또 본 발명에서 사용하는 핀 드라이버의 인터페이스(Interface) 방법은 CAN(Control Area Network), USB(Universal Serial Bus), RS232 또는 SPI(serial peripheral interface)의 종류 중의 하나를 사용한다.

본 발명에 따른 검사항목 조작 및 디스플레이 방법은 PC 의존형으로서 PC 모니터를 사용하는 경우, 검사항목과 조작 방식을 PC의 GUI(Graphic User Interface)를 통해 조작하고 모니터 디스플레이하며, PC 독립형으로서 LCD를 사용하는 경우, 검사 항목과 조작 방식을 기구부 스위치에 의해 조작하고 LCD에 디스플레이한다.

이하, 본 발명의 구성을 도면에 따라서 설명한다.

또한, 본 발명의 설명에 있어서는 동일 부분은 동일 부호를 붙이고, 그 반복 설명은 생략한다.

먼저 본 발명의 주요 기능인 핀 드라이버에 대해 도 3에 따라 설명한다. 도 3은 본 발명에 따른 핀 드라이버(PIN Driver)를 구비한 연성회로기판의 검사 시스템에서 핀 드라이버에 대한 블록도를 나타낸다.

도 3에 있어서, (100)은 검사용 연성회로기판(FPCB)에 마련된 OLB(Out Lead Bonding) 패드 및 소켓부이고, (200)은 연성회로기판에 실장된 부품의 전기적인 특성을 측정하기 위해 OLB 패드 및 소켓부(100)의 핀에 1:1로 접속된 커넥터부이고, (300)은 연성회로기판에 실장된 부품의 검사를 위한 검사 알고리즘을 선택하는 알고리즘 선택부이다. 커넥터부(200)에서는 OLB 패드 및 소켓부(100)에 1:1로 접속된 핀에서 코일의 여자시 그 핀을 알고리즘 선택부(300)에 접속시키고, 코일의 여자가 되지 않는 경우 그 핀은 접지에 연결한다.

또 (400)은 FPGA(Field Programmable Gate Array) 또는 CPLD(Complex Programmable Logic Device)로서, 커넥터부(200)과 알고리즘 선택부(300)의 접점을 제어한다.

(500)은 알고리즘 선택부(300)에 접속되어 연성회로기판에 실장된 저항을 검사하는 저항 검사부이고, (600)은 알고리즘 선택부(300)에 접속되어 연성회로기판에 실장된 리액터를 검사하는 리액터 검사부이고, (700)은 알고리즘 선택부(300)에 접속되어 연성회로기판에 실장된 커패시터를 검사하는 커패시턴스 검사부이며, (800)은 연성회로기판에 실장된 각각의 부품에 대한 고유의 값을 저장하는 데이터부이다.

(900)은 각각의 검사부와 FPGA 또는 CPLD(400)를 제어하는 MCU(Micro Controller Unit)이다.

도 3에 도시된 본 발명에 따른 구조에 있어서, 커넥터부(200)과 알고리즘 선택부(300)는 사용자가 검사 알고리즘을 선택하고 컨트롤하기 위한 검사 알고리즘 선택 릴레이 부분이다. 이 부분은 FPCB(Flexible Printed Circuit Board)의 모델에 따라 실장된 부품의 전기적인 특성을 측정하기 위한 H/W적인 검사 알고리즘을 FPCB의 패드 및 소켓부(100)에 연결하기 위한 1차적인 연결 부분이다.

본 발명에 따른 검사 알고리즘은 FPCB의 모델에 따라 또는 실장된 부품(수동소자 포함)의 특성에 따라 항목을 늘리고 줄이는 것이 가능하다. 검사 알고리즘에서 발생하는 신호들은 수동소자의 경우 모두 아날로그 신호들이고, 내부 저항 및 회로에서 발생하는 임피던스에 매우 민감하기 때문에 검사 신호를 그대로 유지할 수 있는 릴레이와 같은 내부 손실이 없는 회로를 마련한 것이다.

또한 본 발명에 있어서는 검사알고리즘 신호를 FPCB의 각 패드에 연결하기 위한 회로를 마련하며, FPCB의 패드 및 소켓에 할당된 핀의 수가 FPCB의 모델마다 다르지만, 160개 정도를 하나의 모델의 최대 할당 핀 수로 예상하여 마련한다.

패드 및 소켓부(100)의 하나의 핀에 할당된 검사 신호의 수는 검사 알고리즘 선택 릴레이의 수에 비례하게 된다. 하나의 패드 및 소켓의 기본적인 신호는 접지(GND)에 물리며, 이들의 검사 신호에 의해 FPCB를 검사하는 것이다.

이를 검사하기 위한 방법을 도 4에 따라 설명한다.

도 4는 본 발명에 따른 연성회로기판의 검사 시스템의 검사 흐름도이다.

먼저 검사하고자하는 FPCB를 선택하고(S10), OLB 패드 및 소켓부(100)과 커넥터부(200)을 접속시켜 선택된 FPCB의 회로를 분석한다(S20).

분석된 회로에서 검사항목 정렬을 검사하고(S30), 알고리즘 선택부(300)를 통해 핀대 핀의 검사 알고리즘을 할당한다(S40).

예를 들어, MCU(900)에서 핀P1이 저항인가를 판단하고(S50), 단계 S50에서 핀P1이 저항인 것으로 판정되면 FPGA 또는 CPLD(400)을 통해 핀P1에 저항 검사 알고리즘을 할당한다(S60). 이에 따라 핀P1에 대한 저항값을 저항 검사부(500)에서 실행한다.

단계 S50에서 핀P1이 저항이 아닌 경우 단계 S70으로 진행하여 핀P1이 커패시터인가 판정한다. 단계 S70에서 핀P1이 커패시터로 판정되면 핀P1에 커패시터 검사 알고리즘을 할당한다(S80). 이에 따라 핀P1에 대한 커패시터의 값을 커패시터 검사부(700)에서 실행한다.

단계 S70에서 핀P1이 커패시터가 아닌 경우 단계 S90으로 진행하여 핀P1이 인덕턴스인가 판정한다. 단계 S90에서 핀P1이 인덕턴스로 판정되면 핀P1에 인덕턴스 검사 알고리즘을 할당한다(S100). 이에 따라 핀P1에 대한 인덕턴스의 값을 인덕턴스 검사부(600)에서 실행한다.

단계 S90에서 핀P1이 인덕턴스가 아닌 경우 단계 S110으로 진행하여 핀P1이 다른 전자 부품인가 판정한다. 단계 S110에서 핀P1이 다른 전자 부품으로 판정되면 핀P1에 데이터검사 또는 다른 검사 알고리즘을 할당한다(S120).

단계 S120에서 핀P1이 다른 전자 부품이 아닌 경우 단계 S130으로 진행하고, 핀P1에 접지 검사 알고리즘을 할당한다(S120).

단계 S60, 80, 100, 120, 130에서 각각 할당된 알고리즘에 따라 단계 S140에서 핀맵 작성후, FPGA 및 핀드라이버 회로에 관해 FPGA 및 핀드라이버를 업데이트 한다.

다음에 도 3에 도시된 핀 드라이버를 구동하기 위한 시스템에 대해 도 5 내지 도 7에 따라 구체적으로 설명한다.

도 5는 본 발명에 따른 핀 드라이버를 구비한 연성회로기판의 검사 시스템의 블록도 이다.

도 5에 있어서, (1000)은 PC 의존형으로서 PC 모니터를 사용하는 경우, 검사항목과 조작 방식을 PC의 GUI를 통해 조작하고 모니터 디스플레이하며, PC 독립형으로서 LCD를 사용하는 경우, 검사 항목과 조작 방식을 기구부 스위치에 의해 조작하고 LCD에 디스플레이하는 패널 인터페이스와 디스플레이 인터페이스를 구비한 사용자 제어부로서, FPCB의 모델에 따른 검사항목을 구비한다.

(1100)은 사용자 제어부(1000)에 접속되고 CAN(Control Area Network), USB(Universal Serial Bus), RS232 또는 SPI(serial peripheral interface)의 종류 중의 하나의 통신 방법에 따라 FPCB의 검사에 필요한 항목을 전달하는 검사 인터페이스부이며, (1200)은 검사 인터페이스부(1100)을 통해 입력된 검사항목에 따라 파워 드라이버(1300), 핀 드라이버(1400) 또는 기구부(2000)의 PLC(Programmable Logic Controller)를 제어하는 드라이버 제어부이다.

이 PLC는 릴레이, 타이머, 카운터 등의 기능을 구비하여 기구부 내의 실린더 를 제어하기 위하여 논리, 연산, 계수, 순차 처리 등의 기능을 수행할 수 있는 명령어들을 내부에 저장하고, 제어 알고리즘의 실행 명령이 드라이버 제어부에 의해 프로그램된다.

또 드라이버 제어부(1200)는 도 5에 도시된 바와 같이, 인터페이스부(1100)을 통해 입력된 검사항목을 저장하는 메모리, 도 3에 도시된 바와 같이 검사기의 알고리즘 기능을 처리하는 MCU, 기구부(2000) 및 드라이버 등과의 입출력을 위한 I/O부, 드라이버부와의 입출력에 따른 디지털 및 아날로그 값을 아날로그 및 디지털 값으로 변환하기 위한 DAC 및 ADC를 구비한다.

파워 드라이버(1300)는 드라이버 제어부(1200)로부터의 출력값에 따라 검사해야할 FPCB의 전원을 제어하고 그 제어값을 핀 드라이버(1400)로 출력하며, 핀 드라이버(1400)는 도 3에 도시된 바와 같은 FPGA(400)과 다수의 릴레이를 구비한 커넥터부(200)을 구비한다. 도 5에 도시된 구성에서 각각의 릴레이의 출력단이 OLB 패드 및 소켓부(100)에 접속된다.

즉, 도 6에 도시된 바와 같이, 검사해야할 FPCB에 따른 검사항목이 인터페이스부(1100)을 통해 사용자 제어부(1000)로부터 다운 로드되고, 드라이버 제어부(1200)의 메모리에 저장되어 MCU(900)에서 처리된다. 따라서, 도 6에 도시된 바와 같이, 드라이버 제어부(1200)의 MCU는 검사해야할 FPCB에 따른 검사항목, 예를 들어 저항 또는 커패시터의 각각의 값에 대응하여 설정되도록 다수의 비교기와 플립플롭으로 이루어지고, 이 설정값에 따라 FPGA(400)의 입출력 핀이 설정되고 검사 핀의 논리 셀 블록이 설정된다.

다음에 본 발명의 연성회로기판의 검사 시스템에 따라 검사해야할 FPCB에서 저항값을 측정하는 과정을 도 7에 따라 설명한다.

도 7에 있어서, V1=Vcc-α(Vref/R1)R2 로 정의되고, V1=2V였다면, 접촉프로브에 저항을 대면 알고리즘 선택부(300)의 저항 선택 저항단에 2V가 걸리도록 U4A가 동작하게 된다. Vref의 전압은 Vcc전압보다 낮은 전압을 사용한다(예를 들어, Vcc = 5V라면, Vref = 2V이다),

도 7의 저항 선택에서 R4를 선택하였고, 측정저항이 100ohm이었다면,

I=V/R = 2.0/200 = 10mA 정전류가 흐르게 된다. 측정저항 100ohm*10mA = 1V가 발생하며, 이 값이 드라이버 제어부(1200)의 ADC로 유입된다.

따라서 기준전압(V1)을 생성하고 가변저항(R1)에 의해서 정밀하게 조절한다. 정전류(Constant-Current)를 측정 저항에 흘리면 측정저항 Rx는 Isource에 영향을 주지 않는다. 변화하는 Rx는 Rx를 가로지르는 전압드롭이 V1-Vbe3보다 작은 동안에는 Isource에 영향을 주지 못한다. Vrx가 V1-Vbe3를 초과할 때, Q1는 안정화되며, 측정은 무효화된다.

다음에 기준 저항(측정 범위 저항)을 200ohm으로 설정하였을 때, 먼저 정전류원을 구해야 한다. 정전류 I는 다음과 같다.

I=(Vcc-Aref)/Rx=(5-2.6)/200ohm=12mA

Op Amp의 입력단자(+) 전압이 2.6V로 입력되므로, (-)입력 전압이 2.6V가 되도록 동작 된다. 그리고, TR에 의한 전압강하가 일어나며, 기본적으로 0.6V가 손실된다. 그러므로 ADC전압 스케일은 다음과 같다.

Aref=2.6V, TR(전압강하)=0.6V

2.6-0.6=2.0V ADC(측정전압) : 0~1.9V

기준저항이 200ohm일 때, 최대 측정가능 저항은 다음과 같이 구해진다.

1.9V/12mA=158ohm

해당 범위를 벗어나는 경우 기준저항의 범위를 측정저항에 맞춰주어야 한다.

기준저항과 ADC값에 의한 측정저항의 값은 다음과 같은 식으로 구해진다.

ADC(변화전압)/기준저항에 따른 정전류 = 측정저항

다음에 기준 저항(측정 범위 저항)을 2Kohm으로 설정하였을 때를 설명한다.

먼저 정전류원을 구한다. 정전류I는 다음과 같다.

I=(Vcc-Aref)/Rx=(5-2.6)/2000ohm=1.2mA

Aref=2.6V, TR(전압강하)=0.6V

2.6-0.6=2.0V ADC(측정전압) : 0~1.9V

1.9V/1.2mA=1.583ohm

상술한 바와 같은 방법에 의해 검사해야할 FPCB의 각각의 저항 값, 커패스턴 스 값, 리액턴스 값 등을 구할 수가 있는 것이다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

전자회로 부품이 실장된 연성회로기판의 모델이 변경되어도 하나의 검사장치로 변경된 모델의 연성회로기판에 실장된 전자부품의 검사 및 인쇄회로와 전자부품 간의 전기적 접속 상태를 검사할 수 있다.

도 1은 종래의 전자회로 검사장치로 전자회로를 검사하기 위해 보조 FPCB가 검사체 FPCB에 부착된 상태를 보이는 도면,

도 2는 종래의 모듈레이터를 통하여 어레이 기판에서의 단선, 단락 등을 분석하는 방법을 설명하는 도면,

도 3은 본 발명에 따른 핀 드라이버를 구비한 연성회로기판의 검사 시스템에서 핀 드라이버에 대한 블록도,

도 4는 본 발명에 따른 연성회로기판의 검사 시스템의 검사 흐름도,

도 5는 본 발명에 따른 핀 드라이버를 구비한 연성회로기판의 검사 시스템의 블록도,

도 6은 도 5에 도시된 연성회로기판의 검사 시스템의 블록도에서 논리 셀 블록을 나타내는 도면,

도 7은 본 발명의 연성회로기판의 검사 시스템에 따라 검사해야할 연성회로기판에서 저항값을 측정하는 과정을 설명하기 위한 도면.

*도면의 주요 부분에 대한 부호의 설명*

100 : OLB 패드 및 소켓부 200 : 커넥터부

300 : 알고리즘 선택부 400 : FPGA 또는 CPLD

500 : 저항 검사부 900 : MCU

Claims

연성회로기판에 실장된 전자부품들의 전기적 특성을 검사하기 위한 검사 시스템에 있어서,

패널 인터페이스와 디스플레이 인터페이스를 구비한 사용자 제어부;

상기 연성회로기판에 실장된 전자부품들을 검사하기 위해 상기 연성회로기판의 각각의 핀과 1:1로 접속되는 다수의 릴레이와 상기 다수의 릴레이를 제어하는 FPGA 또는 CPLD를 구비하는 핀 드라이버;

상기 핀 드라이버에 공급될 전원을 제어하는 파워 드라이버;

상기 연성회로기판에 실장된 부품의 검사를 위한 검사 알고리즘을 선택하는 알고리즘 선택부;

상기 사용자 제어부로부터 상기 연성회로기판에 실장된 전자부품의 종류에 따른 검사에 필요한 항목을 입력받아 그 정보를 저장하는 메모리와

상기 핀 드라이버, 상기 알고리즘 선택부 및 파워 드라이버를 제어하기 위한 마이크로 컨트롤러 유니트로 이루어지는 드라이버 제어부를 포함하며;

상기 연성회로기판에 실장된 전자부품의 종류에 따른 각각의 전기적 특성 및 인쇄회로와 전자부품 간의 전기적 접속상태를 검사하는 것을 특징으로 하는 연성회로기판의 검사 시스템.
제 1항에 있어서,

상기 다수의 릴레이 중 여자된 릴레이는

상기 연성회로기판의 각각의 핀 중에서 상기 여자된 릴레이와 대응되는 핀을 상기 알고리즘 선택부에 접속하고, 여자되지 않은 릴레이는 상기 연성회로기판의 각각의 핀 중에서 상기 여자되지 않은 릴레이와 대응되는 핀을 접지에 접속하는 것을 특징으로 하는 연성회로기판의 검사 시스템.
제 2항에 있어서,

상기 핀 드라이버는 상기 연성회로기판에 실장된 각각의 부품에 대한 고유의 값을 저장하는 데이터부를 더 포함하는 것을 특징으로 하는 연성회로기판의 검사 시스템.
제 3항에 있어서,

상기 검사 알고리즘은 상기 연성회로기판의 모델에 따라 또는 실장된 전자 부품의 종류에 따라 검사항목을 늘리거나 줄이는 것이 가능한 것을 특징으로 하는 연성회로기판의 검사 시스템.