KR20080020417A - Spice model extraction for cmos devices - Google Patents
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- 235000013599 spices Nutrition 0.000 title claims abstract 11
- 238000000605 extraction Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000000694 effects Effects 0.000 claims abstract description 15
- 230000005641 tunneling Effects 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000008569 process Effects 0.000 description 16
- 238000013461 design Methods 0.000 description 10
- 238000005259 measurement Methods 0.000 description 9
- 238000004088 simulation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004148 unit process Methods 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004836 empirical method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y35/00—Methods or apparatus for measurement or analysis of nanostructures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
Description
도 1은 본 발명의 실시 예에 따른 좁은 폭 소자의 측정 패턴 레이아웃도,1 is a measurement pattern layout of a narrow width device according to an embodiment of the present invention;
도 2는 본 발명의 실시 예에 따른 게이트 폴리의 테스트 패턴 레이아웃도,2 is a test pattern layout diagram of a gate poly according to an embodiment of the present invention;
도 3은 BSIM4 모델의 일반적인 파라미터 추출 순서 예시도,3 is a diagram illustrating a general parameter extraction procedure of a BSIM4 model;
도 4는 본 발명의 실시 예에 따른 BSIM4 모델의 비닝 매트릭스(binning matrix) 예시도,4 is an exemplary binning matrix of a BSIM4 model according to an embodiment of the present invention;
도 5는 본 발명의 실시 예에 따라 10um/0.13um와 0.15um/0.13um 소자의 Id-Vds 와 Id-Vgs 특성 측정 및 시뮬레이션 값 비교 예시도,5 is an exemplary view comparing Id-Vds and Id-Vgs characteristics and simulation values of 10um / 0.13um and 0.15um / 0.13um devices according to an exemplary embodiment of the present invention.
도 6은 일반적인 NMOS소자의 게이트 터널링 누설전류 성분 예시도,6 is an exemplary diagram illustrating a gate tunneling leakage current component of a general NMOS device;
도 7은 본 발명의 실시 예에 따른 BSIM4 모델의 게이트 터널링 누설전류 파라미터를 이용한 모델링 결과와 10um/0.13um NMOS 와 PMOS 소자 측정값의 비교 예시도,7 is a view illustrating a comparison between modeling results using a gate tunneling leakage current parameter of a BSIM4 model and measured values of 10 um / 0.13 um NMOS and PMOS devices according to an embodiment of the present invention;
도 8은 본 발명의 실시 예에 따른 GIDL 파라미터로 10um/0.13um NMOS 와 PMOS를 모델링한 결과 예시도,8 is an exemplary view of modeling a 10um / 0.13um NMOS and a PMOS with a GIDL parameter according to an embodiment of the present invention;
도 9는 본 발명의 10um/0.13um NMOS 와 PMOS 소자의 폴리와 액티브간 길이(SA)에 따른 Id-Vgs, 와 Id-Vds 그래프 예시도,9 is a graph showing Id-Vgs and Id-Vds graphs according to the length between poly and active SAs of the 10um / 0.13um NMOS and PMOS devices of the present invention.
도 10은 본 발명의 10um/0.13um NMOS 와 PMOS 트랜지스터의 폴리와 액티브간 길이에 따른 Vth, Idsat 추이 그래프 예시도.10 is an exemplary graph illustrating Vth and Idsat trends according to the length between poly and active of 10um / 0.13um NMOS and PMOS transistors of the present invention.
본 발명은 집적회로 시뮬레이터에 관한 것으로, 특히 130nm 및 그 이하 크기의 공정에서도 적용할 수 있는 측정 패턴 설계 방법과, 나노미터 척도의 CMOS(Complementary Metal-Oxide-Semiconductor) 소자에서 중요시 여겨지는 전기적 특성을 회로 시뮬레이션이 가능하도록 하는 SPICE(Simulation Program with Integrated Circuit Emphasis) 모델링 방법에 관한 것이다.BACKGROUND OF THE
통상적으로 전자회로를 제작함에 있어서 실제의 전자회로를 제작하기 전에 시뮬레이션이 수행된다. 이러한 시뮬레이션(Simulation)을 통하여 실제의 회로 제작시에 발생할 수 있는 시행착오를 최소화하게 되는데, SPICE는 이러한 시뮬레이션 프로그램 중 대표적인 것으로, 모델 데이터, 소자 파라미터 데이터와 설계 데이터를 사용하여 반도체 집적회로를 시뮬레이션한다.Typically, in fabricating an electronic circuit, a simulation is performed before fabricating the actual electronic circuit. This simulation minimizes the trial and error that can occur during the actual circuit fabrication. SPICE is one of the simulation programs and simulates a semiconductor integrated circuit using model data, device parameter data and design data. .
한편, 최근 들어서는 시스템 온 칩(System On Chip)으로 표현되는 여러 디지털(digital) 과 아날로그(analog) 기능이 혼재하여 단일 칩화(1 chip), 날로 증가하는 SRAM 등의 메모리(memory) 용량을 한정된 공간에서 탑재하려는 고 집적화와 GHz를 넘어서는 동작속도와 휴대폰 등 모바일(mobile) 제품의 등장으로 속도는 높이면서도 소비전력을 줄이고 발열을 억제하는 칩(chip) 개발을 위해서 CMOS 공정 기술은 미세화가 적극적으로 이루어지고 있다. Meanwhile, in recent years, the digital and analog functions, which are represented as System On Chips, are mixed to limit the memory capacity of single chip, increasing SRAM, etc. In order to develop chips that increase speed, reduce power consumption, and suppress heat generation, CMOS process technology has been actively refined due to the high integration to be installed in the market, the operation speed beyond GHz, and the appearance of mobile products such as mobile phones. ought.
아울러 공정의 고도화와 웨이퍼(wafer)의 대규경화로 레티클(Reticle) 제작 비용 등이 상승하는 공정의 단가에 대응하여 개발비용을 절감시키고, 제품의 라이프 사이클(life cycle)이 짧아짐에 따라 조기에 신제품을 시장에 진입시키기 위해서 제품 개발 과정에서 마스크 수정(mask revision)을 최소화 시켜야 하는데, 정확도 높은 SPICE 모델은 이를 구현하는 한가지 수단이 된다. In addition, the development cost is reduced in response to the high cost of the reticle manufacturing process due to the advancement of the process and the large diameter of the wafer, and the new product is made early as the product life cycle is shortened. In order to enter the market, mask revision should be minimized during product development, and the highly accurate SPICE model is one means of implementing this.
따라서, 트랜지스터(transistor) 동작영역에서의 IV 특성과 더불어 이전에는 간과되었던 누설 전류나 STI(shallow trench isolation) 효과(effect) 등의 전기적 특성이 모델에 반영되어야 하며, 측정 패턴도 실제 사용하는 소자와 보다 근접한 형태인 것이 요구되고 있다.Therefore, in addition to the IV characteristics in the transistor operating region, electrical characteristics such as leakage current and shallow trench isolation (STI) effects that were previously overlooked should be reflected in the model. It is required to have a closer form.
따라서, 본 발명의 목적은 130nm 및 그 이하 크기의 공정에서도 적용할 수 있는 측정 패턴 설계 방법과, 나노미터 척도의 CMOS 소자에서 중요시 여겨지는 전기적 특성을 회로 시뮬레이션이 가능하도록 하는 SPICE 모델링 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a measurement pattern design method that can be applied to a process of 130 nm and below, and a SPICE modeling method that enables circuit simulation of electrical characteristics considered important in a nanometer-scale CMOS device. have.
상술한 목적을 달성하기 위한 본 발명은 CMOS 소자의 SPICE 모델링 방법으로서, (a)상기 CMOS 소자를 제조하는 단계와, (b)상기 제조된 CMOS 소자의 여러 가지 전기적 특성에 데이터를 측정하는 단계와, (c)상기 측정된 데이터를 이용하여 SPICE 모델 파라미터의 집합을 설정하는 단계와, (d)BSIM4 모델의 게이트 터널링 누설전류와 GIDL 파라미터를 추출하는 단계와, (e)상기 SPICE 모델 파라미터값과 상기 게이트 터널링 누설전류와 GIDL 파라미터를 이용하여 상기 CMOS 소자의 특성을 측정하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a SPICE modeling method of a CMOS device, (a) manufacturing the CMOS device, (b) measuring data on the various electrical characteristics of the manufactured CMOS device and (c) setting a set of SPICE model parameters using the measured data, (d) extracting a gate tunneling leakage current and a GIDL parameter of the BSIM4 model, and (e) the SPICE model parameter values And measuring the characteristics of the CMOS device using the gate tunneling leakage current and a GIDL parameter.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.
SPICE 모델을 위해서 사용하는 트랜지스터는 그 개수가 20여개 이상으로 TEG에서 차지하는 면적을 줄이기 위해서 트랜지스터 단자의 일부를 공통으로 묶어 배치하는 것이 일반적이었다. 그러나 위와 같은 종래 SPICE 모델의 경우 종래에는 트랜지스터 각 단자에서 흐르는 전류를 트랜지스터 별로 측정할 수 없는 문제점이 있었다. 이에 따라 본 발명에서 제안한 테스트 패턴(test pattern)에서는 게이트(Gate) 누설전류(leakage)와 GIDL(Gate Induced Drain Leakage)를 측정하기 위해 트랜지스터 단자를 패드(pad)에 각각 배치하였다.In order to reduce the area occupied by the TEG, the number of transistors used for the SPICE model is more than 20. In general, a part of the transistor terminals is commonly bundled. However, in the case of the conventional SPICE model as described above, there is a problem in that the current flowing through each transistor terminal cannot be measured for each transistor. Accordingly, in the test pattern proposed in the present invention, transistor terminals are disposed in pads to measure gate leakage current and gate induced drain leakage (GIDL).
또한, 게이트 산화막이 반도체 단위 공정 진행 중에 플라즈마(plasma)나 ESD에 의해서 파괴되는 것을 보호하기 위해서 보호 다이오드(diode)를 부착시키는 것이 일반적이지만, 본 발명에서는 이러한 보호 다이오드(diode)를 제거시킴으로써, 누설 전류를 측정할 때 다이오드(diode)의 순방향 동작으로 과다하게 값이 측정되지 않도록 하였다. 단 이와 같은 경우 게이트 산화막의 파괴로 인한 정상적이지 않은 누설 전류가 모델링을 위한 측정 작업 시 발생할 수 있으므로 측정 시료 수를 늘리고, 이상 데이터를 결측치 처리함으로써 파손된 트랜지스터의 특성이 모델에 반영되지 않도록 하는 것이 바람직하다.In addition, in order to protect the gate oxide film from being destroyed by plasma or ESD during the semiconductor unit process, it is common to attach a protection diode, but in the present invention, such a protection diode is removed by removing the protection diode. When measuring the current, the forward operation of the diode (diode) to avoid excessive value is measured. However, in this case, since abnormal leakage current due to the destruction of the gate oxide may occur during the measurement operation for modeling, it is necessary to increase the number of measurement samples and process the missing data to prevent the characteristics of the broken transistor from being reflected in the model. desirable.
위와 같이 소자의 배치(layout) 설계는 모델링의 목적에 부합하여 이루어져야 하며, 또한 반도체 단위 공정 중에서 발생할 수 있는 측정 패턴의 변형 가능성을 최소화시키거나, 패턴의 변형이 트랜지스터로 동작하는 영역에서 일어나지 않도록 주의하여야 한다. 그에 대한 실시 예로 본 발명에서는 다음과 같은 두 가지 경우를 제시하였다As described above, the layout design of the device should be made in accordance with the purpose of modeling, and also minimize the possibility of deformation of the measurement pattern that may occur during the semiconductor unit process, or be careful not to cause the deformation of the pattern in the region acting as a transistor. shall. As an example, the following two cases are presented in the present invention.
도 1은 본 발명의 실시 예에 따른 좁은 폭(narrow width) 소자의 측정 패턴 레이 아웃도(layout)를 도시한 것으로, CMOS 트랜지스터의 SPICE 모델용 측정 패턴 설계에 있어서 좁은 폭 소자의 게이트 폭(gate width)이 전극 형성을 위한 콘택(contact)이 위치하는 소오스/드레인(source/drain) 영역의 크기가 작을 경우 위 도 1에서와 같이 "H" 혹은 "??"자 형태의 레이 아웃을 하게 된다. 이 경우 트랜지스터 영역과 전극용 콘택이 놓이는 소오스/드레인 영역이 만나는 모서리가 수직으로 레이 아웃 되었다 하더라도 반도체 공정을 거친 실리콘에서는 둥글게 "U"자형으로 패턴이 형성되어지기 때문에 실제 트랜지스터 게이트 폭은 설계한 크기보다 크거나 작을 수 있다. 1 illustrates a measurement pattern layout of a narrow width device according to an exemplary embodiment of the present invention. In the design of a measurement pattern for a SPICE model of a CMOS transistor, FIG. When the width of the source / drain region where the contact for forming the electrode is located is small, the layout of the letter “H” or “??” is made as shown in FIG. . In this case, even though the edge where the source / drain region where the transistor region and electrode contact are placed is vertically laid out, the semiconductor gate width is formed in a rounded “U” shape in the silicon after the semiconductor process. It can be larger or smaller.
이렇게 되면, 게이트 폭에 영향을 받는 트랜지스터 전기적 특성 항목의 경우에는 모델에 오류를 발생할 수 있다. 이를 개선하기 위해서 위 도 1의 (b)에서와 같이 "ㄷ"자 형식으로 한쪽에만 모서리가 놓이게 한다면, 앞에서 기술한 효과는 한쪽에만 일어나게 되어 오류의 가능성을 줄일 수 있게 된다. 게이트 폴리(Gate poly)의 패턴 형성에서도 식각공정의 이러한 효과로, 게이트 폴리의 양 끝 단에서 실리콘에서의 게이트 길이(gate length)가 레이 아웃보다 얇아지거나 두꺼워질 수 있다. This can cause errors in the model for transistor electrical characteristics items that are affected by the gate width. In order to improve this, if the corner is placed only on one side in the form of "c" as shown in (b) of FIG. 1, the above-described effect occurs only on one side, thereby reducing the possibility of error. This effect of the etching process also in the pattern formation of the gate poly, the gate length in silicon at both ends of the gate poly may be thinner or thicker than the layout.
도 2는 본 발명의 실시 예에 따른 게이트 폴리의 테스트 패턴 레이아웃도를 도시한 것으로, 만약 위 도 2에서 AA로 표시한 폴리 끝단에서 액티브(active) 경계와의 거리가 충분히 길지 않다면, 두께 변화가 액티브(active) 영역 안쪽 게이트 폴리에서도 발생해서 트랜지스터의 전기적 특성이 실제와 다르게 나타날 수 있다. 이에 따라 본 발명에서는 게이트 폴리의 최소 선폭 보다 3배정도 크게 AA를 정의함으로써 이를 방지하도록 하였다.FIG. 2 is a diagram illustrating a test pattern layout of a gate poly according to an exemplary embodiment of the present invention. If the distance from the active edge of the poly end denoted by AA in FIG. It can also occur at the gate poly inside the active region, which can cause the electrical characteristics of the transistors to appear unrealistic. Accordingly, the present invention prevents this by defining AA about three times larger than the minimum line width of the gate poly.
또한, 패턴의 변형을 방지하여 레이 아웃 설계시 패턴대로 실리콘에서 재현시키는 것은 반도체 공정에서는 OPC 규칙을 최적화시킴으로써 이루어지는 것이 일반적이지만, 보통 모델링을 위한 패턴 설계가 공정개발을 TEG 설계와 동시에 이루어지기 때문에 본 발명에서 제시한 패턴 설계 방법은 OPC 규칙의 최적화와 더불어, 좀더 나은 패턴의 신뢰성을 부여할 수 있게 된다.In addition, it is common to prevent the deformation of the pattern and to reproduce it in the silicon according to the pattern during the layout design by optimizing the OPC rules in the semiconductor process, but since the pattern design for the modeling is usually performed at the same time as the TEG design, The pattern design method proposed in the present invention can provide better pattern reliability with optimization of OPC rules.
한편, 공정의 미세화와 STI 등 새로운 공정 수단의 도입은 이전에 볼 수 없었던 새로운 소자의 전기적 특성들이 나타나고, 회로 설계를 위한 SPICE 모델 역시 이를 반영하기 위해서 개발이 계속되고 있다. BSIM4 모델은 0.18um에서 65nm 기술의 소자 특성을 모델하기 위해서 반도체 분야에서 널리 도입이 되고 있다. 이 모델은 포켓 임플란트(pocket implant)에 의한 DITS(Drain Induced Threshold voltage Shift), 긴 채널(long channel) 소자에서의 출력 저항(output resistance)의 감소, RSCE(Reverse Short Channel Effect)의 바디 바이어스(body bias)의 의존성에 대해서 개선이 이루어져 소자의 IV 특성 모델을 개선했을 뿐 아니라, 게이트 누설전류, GIDL(Gate Induced Drain Leakage)등 소자의 누설 전류, 전류 STI 효과, Well Proximity 효과 등 소자의 레이 아웃 의존성, MOS소자의 RF 관련 특성에 대해서 새롭게 모델링을 할 수 있게 한다. 특히 누설 전류의 모델링은 저전력소비 제품 설계시 회로 시뮬레이션 정확도를 향상시키고, STI 효과 모델링을 통해 액티브 면적에 따른 IV특성 변화를 예측할 수 있게 해서 시뮬레이션 정확도를 높인다. On the other hand, the refinement of the process and the introduction of new process means, such as STI, show the electrical characteristics of new devices that have not been seen before, and the SPICE model for circuit design is also being developed to reflect this. The BSIM4 model is widely adopted in the semiconductor field to model device characteristics of 65nm technology at 0.18um. This model includes drain induced threshold voltage shift (DITS) due to a pocket implant, reduction of output resistance in long channel devices, and body bias of reverse short channel effect (RSCE). Bias dependence was improved to improve the IV characteristic model of the device, as well as layout dependence of device leakage current, current STI effect, well proximity effect such as gate leakage current, gate induced drain leakage (GIDL), etc. In addition, RF-related characteristics of MOS devices can be newly modeled. In particular, the modeling of leakage current improves the accuracy of circuit simulation when designing low power consumption products, and improves the accuracy of simulation by STI effect modeling to predict IV characteristic change according to active area.
도 3은 BSIM4 모델을 사용했을 때 적용하는 일반적인 파라미터 절차를 도시한 것으로, 본 발명에서는 이와 같이 여러 가지 장점이 있는 BSIM4 모델을 사용하여 0.13um 공정에 적용해서 모델링을 한 방법과 결과를 제시한다.3 illustrates a general parameter procedure applied when using the BSIM4 model. In the present invention, a method and a result of modeling the BSIM4 model using the BSIM4 model applied to the 0.13 um process are presented.
특정한 CMOS공정에서 지원하는 트랜지스터 게이트 크기의 전 범위를 길이(length)와 폭(width)에 따라 쪼개고, 각 구간(Bin) 마다 낱개의 파라미터 셋으로 모델링한 다음 이를 한대 묶는 binning 모델은 비록 트랜지스터의 크기에 대한 의존성을 경험적인 절차(empirical method)를 따르기 때문에 파라미터(parameter) 값의 물리적 의미는 약하지만 각 구간마다의 모델링 정확도를 한 개 파라미터 셋으로 트랜지스터 가용 크기의 전 범위를 모델하는 글로벌(global) 모델보다 높일 수 있는 장점이 있다. 또한 어느 공정이 특정한 모델에서 지원할 수 없는 크기 의존성을 갖고 있어도 이의 모델링을 경험적 절차를 따르기 때문에 글로벌 모델보다 유연성있게 대처할 수 있다.A binning model that splits the entire range of transistor gate sizes supported by a particular CMOS process by length and width, models each parameter set in each bin, and then binds them together, although the size of the transistor Since the dependence of the parameter on an empirical method is weak, the physical meaning of the parameter value is weak, but the modeling accuracy of each interval is global, modeling the full range of transistor available sizes with one parameter set. There is an advantage over the model. In addition, even if a process has size dependencies that cannot be supported by a particular model, its modeling follows an empirical procedure, allowing more flexibility than global models.
도 4는 본 발명의 결과로 얻은 BSIM4 binning 모델의 구간이 어떻게 나뉘었는가를 보여주는 도면으로, 게이트 길이(Gate length)와 폭(width)의 최소값에 가까운 부분은 세밀하게 나누어서 게이트 길이와 폭에 따른 리버스 숏 채널 효 과(Reverse short channel effect)와 좁은 폭 효과(narrow width effect)를 잘 반영토록 하였다. 도 5는 10um/0.13um와 0.15um/0.13um 소자의 Id-Vds 와 Id-Vgs 특성을 측정과 시뮬레이션 값을 비교한 도면으로, 오차 최대치가 3% 미만의 결과를 얻었음을 보여준다.FIG. 4 is a diagram illustrating how the intervals of the BSIM4 binning model obtained as a result of the present invention are divided, and a portion close to the minimum value of the gate length and width is finely divided so that the reverse according to the gate length and width is performed. The short short channel effect and the narrow width effect are well reflected. 5 is a diagram comparing the measurement and simulation values of the Id-Vds and Id-Vgs characteristics of the 10um / 0.13um and 0.15um / 0.13um devices, and shows that the maximum error is less than 3%.
도 6은 게이트 산화막을 투과하여 소오스/드레인 영역으로 흐르는 누설전류의 경로를 도시한 것으로, 위 도 6에서 보여지는 바와 같이, 게이트 산화막을 투과하여 소오스/드레인 영역에 이르는 누설전류는 그 경로에 따라서 5가지로 나눌 수 있다. 이중 게이트에서 소오스나 드레인의 확산(diffusion) 영역으로 바로 흐르는 전류 성분인 Igs 와 Igd는 트랜지스터 채널폭에 비례하며 게이트에서 채널을 걸처 소오스나 드레인의 확산 영역으로 흐르는 전류 성분 Igcs, Igcd와 게이트에서 벌크(bulk)로 바로 흐르는 Igb는 게이트 면적에 전류 크기가 비례를 한다. 따라서 본 발명에서는 10um/10um 트랜지스터가 제일 큰 누설전류를 보이므로 모델링 역시 이 크기의 트랜지스터를 제일 먼저 사용하는 것이 유리하다.FIG. 6 illustrates a path of leakage current passing through the gate oxide film and flowing into the source / drain region. As shown in FIG. 6, the leakage current passing through the gate oxide film and reaching the source / drain region depends on the path. It can be divided into five. The current components Igs and Igd, which flow directly from the double gate to the diffusion region of the source or drain, are proportional to the transistor channel width, and the current components Igcs, Igcd, and bulk that flow across the channel from the gate to the diffusion region of the source or drain. Igb, which flows directly into the bulk, is proportional to the amount of current in the gate area. Therefore, in the present invention, since the 10um / 10um transistor shows the largest leakage current, it is advantageous to use the transistor of this size first.
도 7은 본 발명에 따라 BSIM4 모델의 게이트 터널링(gate tunneling) 누설전류 파라미터를 사용해서 모델링한 결과를 10um/0.13um NMOS 와 PMOS 소자의 측정값과 비교한 도면으로, 전류 수준이 게이트와 드레인 인가 전압에 변동되는 것을 성공적으로 모델링하고 있음을 알 수 있다.7 is a view comparing the results of modeling using the gate tunneling leakage current parameter of the BSIM4 model according to the present invention with the measured values of 10um / 0.13um NMOS and PMOS devices. We can see that we have successfully modeled variations in voltage.
이때, GIDL 전류는 드레인-게이트 간 인가전압에는 강하게, 바디 바이어스(body bias)에는 약한 의존성을 갖고 있다. 게이트 산화막을 가로지르는 높은 전기장에 의해서 게이트 폴리 아래 드레인과 겹쳐지는 영역에서 강하게 공핍영역이 발생하고, 이 때문에 발생한 전자와 홀이 band to band tunning으로 게이트와 드레인간에 전류가 흐르는 것을 그 발생기작으로 알려져 있다. 도 8에는 GIDL 파라미터로 10um/0.13um NMOS 와 PMOS를 모델링한 결과를 도시하였다.At this time, the GIDL current has a strong dependency on the drain-gate applied voltage and a weak body bias. The depletion region is strongly generated in the region overlapping with the drain under the gate poly due to the high electric field across the gate oxide, and the generated electron and hole flows between the gate and the drain by band to band tunning. Known. 8 shows the results of modeling 10um / 0.13um NMOS and PMOS with GIDL parameters.
한편, STI(Shallow Trench Isolation)에 의한 물리적 스트레스가 NMOS의 경우 이동성(mobility)를 감소시키고 문턱(threshold) 전압은 증가시켜 드레인 전류의 감소를 야기 시킨다. 이러한 전기적 특성의 감소는 트랜지스터의 전류 방향과 같은 방향의 액티브 영역의 길이의 함수이어서 숏 채널(short channel) 소자가 특히 민감하다. PMOS 소자의 경우 NMOS와 반대 경향성을 보인다. On the other hand, physical stress caused by shallow trench isolation (STI) decreases mobility and increases threshold voltage in the case of NMOS, leading to a decrease in drain current. This reduction in electrical characteristics is a function of the length of the active region in the same direction as the current direction of the transistor, making short channel devices particularly sensitive. PMOS devices tend to be opposite to NMOS.
도 9는 본 발명의 실시 예에 따라 트랜지스터의 게이트 폴리에서 한쪽 액티브까지의 거리(SA)가 0.67um부터 13.3um까지 변화될 때 Id-Vgs, 와 Id-Vds 곡선을 측정치와 시뮬레이션 치를 비교한 그래프로, SA가 달라짐에 따라 이동성과 드레인 전류가 NMOS는 감소하고 PMOS가 증가함을 볼 수 있다. 이러한 추이를 SA 변화에 따라 보인 그래프를 도 10에 도시하였다.FIG. 9 is a graph comparing Id-Vgs and Id-Vds curves with measured and simulated values when the distance (SA) from one gate active to one active of the transistor is changed from 0.67um to 13.3um according to an exemplary embodiment of the present invention. As the SA is changed, the mobility and the drain current decrease with increasing NMOS and increasing PMOS. A graph showing this trend according to the SA change is shown in FIG. 10.
상기한 바와 같이, 본 발명에서는 130nm 이하 공정에 적용할 수 있는 SPICE 모델링 기법을 필요한 측정 소자를 설계하고 BSIM4 모델을 사용해서 구축하였다. 이때 사용한 공정은 fab2 의 130nm 공정으로 실리콘의 패턴 변형으로 인한 트랜지스터 전기적 특성의 크기 의존성에 오류를 최소화 할 수 있도록 하는 트랜지스터 레이 아웃을 설계하였으며, 누설전류의 측정이 용이하도록 패드 배치 방법을 개선하였다. BSIM4 모델의 게이트 터널링 누설전류, GIDL 파라미터를 추출하고 STI 효과로 액티브 영역의 크기에 따라 트랜지스터 특성이 변화하는 현상을 정확히 모델 링할 수 있도록 하였다.As described above, in the present invention, the SPICE modeling technique that can be applied to the process of 130 nm or less is designed by using the BSIM4 model. The fabrication process used was a 130nm process of fab2, which designed a transistor layout to minimize errors in the size dependence of transistor electrical characteristics due to the pattern deformation of silicon, and improved the pad layout method to easily measure leakage current. The gate tunneling leakage current and GIDL parameters of the BSIM4 model were extracted and the STI effect was used to accurately model the phenomenon of transistor characteristics changing according to the size of the active region.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be determined by the claims rather than by the described embodiments.
이상에서 설명한 바와 같이, 본 발명은 130nm 이하 선폭을 가지는 CMOS 소자의 경우 이전에 고려되지 않아도 되었던 누설 전류, STI 스트레스 효과(stress effect)에 대한 요소들로 인한 소자 특성 변화의 정확히 해석과, 이에 따른 SPICE 모델링 기법의 요구에 따라, 이러한 현상들을 모델링 하기 위해서 측정소자 구조설계 방법을 제시함으로써, 제시한 구조로부터 확보된 소자의 측정값에 BSIM4 모델을 적용하여 게이트 터널링 전류(Gate tunneling current), GIDL(Gate Induced drain leakage) 전류, STI 스트레스(stress effect) 등에 대한 특성을 정확히 모델링할 수 있는 이점이 있다.As described above, the present invention provides accurate analysis of device characteristic changes due to factors for leakage current and STI stress effect, which have not been previously considered in the case of a CMOS device having a line width of 130 nm or less, and accordingly According to the requirements of the SPICE modeling technique, we propose the method of designing the measuring device structure to model these phenomena.The BSIM4 model is applied to the measured values of the device obtained from the proposed structure, and the gate tunneling current, GIDL ( Gate Induced drain leakage The advantage of accurately modeling the current, STI stress (stress effect), etc. is an advantage.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083927A KR100850092B1 (en) | 2006-08-31 | 2006-08-31 | Spice model extraction for cmos devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083927A KR100850092B1 (en) | 2006-08-31 | 2006-08-31 | Spice model extraction for cmos devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080020417A true KR20080020417A (en) | 2008-03-05 |
| KR100850092B1 KR100850092B1 (en) | 2008-08-04 |
Family
ID=39395441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060083927A KR100850092B1 (en) | 2006-08-31 | 2006-08-31 | Spice model extraction for cmos devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100850092B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104657522A (en) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | Method for modeling field effect transistor and circuit simulation method |
| US20160259876A1 (en) * | 2014-01-27 | 2016-09-08 | The Institute of Microelectronics of Chinese Academy of Sciences | Sti stress effect modeling method and device of an mos device |
| CN108268717A (en) * | 2018-01-18 | 2018-07-10 | 上海华虹宏力半导体制造有限公司 | A kind of novel grid induced drain leakage current model |
| CN109388911A (en) * | 2018-11-05 | 2019-02-26 | 惠科股份有限公司 | A kind of equivalent model method for building up, device and the terminal device of semiconductor devices |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103425826B (en) * | 2013-08-05 | 2016-01-27 | 西南交通大学 | Electric traction alternating-current transmission two level single-phase four-quadrant pulse rectifier fault modeling emulation mode |
| CN104516996A (en) * | 2013-09-30 | 2015-04-15 | 西南交通大学 | Fault modeling simulation method of electric traction alternate current transmission two-level single-phase four-quadrant pulsed rectifier |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877240A (en) * | 1994-09-01 | 1996-03-22 | Yamaha Corp | Logical simulation method for lsi |
| JP2000322456A (en) | 1999-05-10 | 2000-11-24 | Hitachi Ltd | Method and device for extracting model parameter |
| JP4408613B2 (en) * | 2002-09-25 | 2010-02-03 | Ｎｅｃエレクトロニクス株式会社 | Circuit simulation apparatus incorporating transistor diffusion layer length dependency and transistor model creation method |
| KR100716912B1 (en) * | 2004-06-30 | 2007-05-10 | 동부일렉트로닉스 주식회사 | Method for simulating lateral double diffused metal oxide semiconductor transistor |
-
2006
- 2006-08-31 KR KR1020060083927A patent/KR100850092B1/en not_active IP Right Cessation
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| CN109388911A (en) * | 2018-11-05 | 2019-02-26 | 惠科股份有限公司 | A kind of equivalent model method for building up, device and the terminal device of semiconductor devices |
| WO2020093525A1 (en) * | 2018-11-05 | 2020-05-14 | 惠科股份有限公司 | Method and apparatus for establishing equivalent model of semiconductor device, and terminal device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100850092B1 (en) | 2008-08-04 |
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