KR20080020219A

KR20080020219A - Iii-nitride semiconductor light emitting device and method for manufacturing the same

Info

Publication number: KR20080020219A
Application number: KR20060083404A
Authority: KR
Inventors: 김창태; 정현민; 남기연; 최병균
Original assignee: 주식회사 에피밸리
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-05
Also published as: KR101004711B1

Abstract

A III-nitride semiconductor light emitting device and a method for manufacturing the same are provided to improve the thermal reliability of the III-nitride semiconductor light emitting device by connecting metal lines to a lower portion of the III-nitride semiconductor light emitting device. A III-nitride semiconductor light emitting device includes a substrate, plural nitride semiconductor layers, and first and second electrodes(50,70). The substrate includes a via hole from a first plane toward a second plane. The nitride semiconductor layers, which are grown on the first plane of a substrate, include an active layer for generating lights due to the recombination of electrons and holes between first and second nitride semiconductor layers having first and second conductivities different from each other. The first electrode is connected to the first nitride semiconductor layer through the via hole and formed on the second plane. The second plane is electrically connected to the second nitride semiconductor layer. A part of the via hole is disposed at an external of a chip.

Description

Group III nitride semiconductor light emitting device and method of manufacturing the same {III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래의 3족 질화물 반도체 발광소자를 나타내는 단면도,1 is a cross-sectional view showing a conventional Group III nitride semiconductor light emitting device,

도 2는 본원인이 출원한 2006-35149 특허의 대표적인 도면을 나타내는 단면도,2 is a cross-sectional view showing a representative view of a 2006-35149 patent filed by the applicant;

도 3은 도 2에서 레이저를 이용하여 비아홀을 형성한 후의 모습을 나타낸 도면,3 is a view showing a state after forming a via hole using a laser in FIG.

도 4는 본 발명에 따라 레이저를 이용하여 기판에 주기적으로 비아홀을 형성하고 레이저 스크라이빙한 기판의 모습을 나타내는 도면,4 is a view showing a state in which via holes are periodically formed and laser scribed to a substrate using a laser according to the present invention;

도 5는 본 발명에 따라 형성시킨 기판 위에 발광소자 에피탁시층을 MOCVD로 형성한 모습을 나타내는 개략적인 단면도,5 is a schematic cross-sectional view showing a state in which a light emitting element epitaxy layer is formed by MOCVD on a substrate formed according to the present invention;

도 6은 본 발명에 따라 형성시킨 기판 위에 발광소자 에피탁시층을 MOCVD로 형성한 모습을 나타낸 실물 사진,FIG. 6 is a real photograph showing a state in which a light emitting element epitaxy layer is formed by MOCVD on a substrate formed according to the present invention; FIG.

도 7은 본 발명에 따른 3족 질화물 반도체 발광소자의 제조 과정에 있어서 스크라이빙 라인에 홀이 배치되는 발광 소자를 나타내는 도면,7 is a view showing a light emitting device in which holes are disposed in a scribing line in the process of manufacturing a group III nitride semiconductor light emitting device according to the present invention;

도 8은 본 발명에 따른 3족 질화물 반도체 발광 소자에 있어서 홀이 배치되지 않는 부분에 있어서 광이 추출되는 부분의 개략적인 도면,8 is a schematic view of a portion from which light is extracted in a portion where holes are not disposed in the Group III nitride semiconductor light emitting device according to the present invention;

도 9는 본 발명에 따른 3족 질화물 반도체 발광소자의 제조 순서를 나타내는 그림.9 is a view showing a manufacturing procedure of the group III nitride semiconductor light emitting device according to the present invention.

본 발명은 3족 질화물 반도체 발광소자 및 그 제조 방법에 관한 것으로, 특히 수직 형태의 전극 구조를 형성하여 소자 내부의 전류 밀도를 일정하게 하여 전압 특성 및 광학적 특성을 개선한 3족 질화물 반도체 발광소자 특히 칩 아이솔레이션 영역에 비아홀을 배치한 발광 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a group III nitride semiconductor light emitting device and a method for manufacturing the same. Particularly, a group III nitride semiconductor light emitting device having a vertical electrode structure and a constant current density within the device to improve voltage characteristics and optical characteristics, in particular, A light emitting device having a via hole disposed in a chip isolation region, and a method of manufacturing the same.

도 1은 종래의 3족 질화물 반도체 발광소자를 나타내는 단면도로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 에피성장되는 버퍼층(200), 버퍼층(200) 위에 에피성장되는 n형 질화물 반도체층(300), n형 질화물 반도체층(300) 위에 에피성장되는 활성층(400), 활성층(400) 위에 에피성장되는 p형 질화물 반도체층(500), p형 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 질화물 반도체층(301) 위에 형성되는 n측 전극(800)을 포함한다. 1 is a cross-sectional view illustrating a conventional group III nitride semiconductor light emitting device, wherein the group III nitride semiconductor light emitting device is epitaxially grown on the substrate 100, the substrate 100, and n n epitaxially grown on the buffer layer 200. Type nitride semiconductor layer 300, active layer 400 epitaxially grown on n-type nitride semiconductor layer 300, p-type nitride semiconductor layer 500 epitaxially grown on active layer 400, p-type nitride semiconductor layer 500 P-type electrode 600 formed thereon, p-side bonding pad 700 formed on p-side electrode 600, p-type nitride semiconductor layer 500 and active layer 400 are n-type nitride semiconductors exposed by mesa etching An n-side electrode 800 formed over the layer 301.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사피이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다.As the substrate 100, a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the nitride semiconductor layer can be grown.

기판(100) 위에 에피성장되는 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.The nitride semiconductor layers epitaxially grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).

버퍼층(200)은 이종기판(100)과 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 개시되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 개시되어 있고, 국제공개공보 WO/05/053042호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 개시되어 있다.The buffer layer 200 is for overcoming the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the nitride semiconductor, and US Pat. A technique for growing an AlN buffer layer having a thickness is disclosed, and U.S. Patent No. 5,290,393 discloses Al (x) Ga (1-x) N (0) having a thickness of 10 Pa to 5000 Pa at a temperature of 200 to 900 ° C. on a sapphire substrate. ≤ x <1) A technique for growing a buffer layer is disclosed. International Publication No. WO / 05/053042 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C. to 990 ° C., followed by In (x) Ga. Techniques for growing a (1-x) N (0 <x≤1) layer are disclosed.

n형 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 개시되어 있다.In the n-type nitride semiconductor layer 300, at least a region (n-type contact layer) on which the n-side electrode 800 is formed is doped with an impurity, and the n-type contact layer is preferably made of GaN and doped with Si. U.S. Patent No. 5,733,796 discloses a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다. 국제공개공보 WO/02/021121호에는 복수개의 양자우물층들과 장벽층들의 일부에만 도핑을 하는 기술이 개시되어 있다.The active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 <x≤1), and one quantum well layer (single quantum wells) or multiple quantum wells. International Publication WO / 02/021121 discloses a technique for doping only a plurality of quantum well layers and a part of barrier layers.

p형 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있고, 국제공개공보 WO/05/022655호에는 p형 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 개시되어 있다.The p-type nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has a p-type conductivity through an activation process. US Patent No. 5,247,533 discloses a technique for activating a p-type nitride semiconductor layer by electron beam irradiation, and US Patent No. 5,306,662 discloses a technique for activating a p-type nitride semiconductor layer by annealing at a temperature of 400 ° C or higher. International Patent Publication No. WO / 05/022655 discloses a technique in which a p-type nitride semiconductor layer has a p-type conductivity without an activation process by using ammonia and a hydrazine-based source material together as a nitrogen precursor for growth of a p-type nitride semiconductor layer. Is disclosed.

일반적으로 3족 질화물 반도체 발광소자의 경우 기판(100)으로는 사파이어가 주로 사용되어 지는데, 사파이어는 전기가 통하지 않기 때문에 전류를 공급하기 위한 전극이 수평으로 위치하게 된다. 이때, 활성층(400)에서 발생한 빛의 일부는 외부로 탈출하여 외부양자효율에 영향을 주지만, 많은 양의 빛은 사파이어 기판(100)과 질화물 반도체층 내부에 갇혀 빠져나오지 못하고 열로 소멸되고 있는 실정이다. 또한, 수평방향으로 전류 인가되어 발광소자 내부에 전류밀도 불균형이 발생하여 소자의 성능에 좋지 않은 영향을 준다.In general, in the case of the group III nitride semiconductor light emitting device, sapphire is mainly used as the substrate 100. Since sapphire does not conduct electricity, electrodes for supplying current are horizontally positioned. At this time, some of the light generated from the active layer 400 escapes to the outside to affect the external quantum efficiency, but a large amount of light is trapped in the sapphire substrate 100 and the nitride semiconductor layer is not being escaped by heat is being dissipated by heat. . In addition, since current is applied in the horizontal direction, current density imbalance occurs in the light emitting device, which adversely affects the performance of the device.

그래서, 사파이어 기판(100) 위에 복수개의 질화물 반도체층을 성장한 후 사파이어 기판(100)을 제거하고 수직 방향의 전극 구조를 가지는 고효율의 발광소자를 제작하기 위한 기술들이 연구되고 있다. 일반적으로 사파이어 기판(100)을 제거하기 방법으로 레이저를 이용하는 방법이 사용된다. 사파이어 기판(100)의 하부에 레이저를 조사하면 사파이어 기판(100)은 레이저 빛을 흡수하지 못하고 그대로 투과시키지만, 질화물 반도체층은 레이저 빛을 흡수하여 삼족 원소와 질소 원소가 분 리된다.Thus, after growing a plurality of nitride semiconductor layers on the sapphire substrate 100, techniques for removing the sapphire substrate 100 and manufacturing a high-efficiency light emitting device having an electrode structure in the vertical direction have been studied. In general, a method using a laser is used to remove the sapphire substrate 100. When the laser is irradiated to the lower part of the sapphire substrate 100, the sapphire substrate 100 does not absorb the laser light but transmits it as it is, but the nitride semiconductor layer absorbs the laser light to separate the group III element and the nitrogen element.

주된 삼족 원소인 갈륨은 상온에서도 액상을 유지하기 때문에 사파이어 기판(100)과 질화물 반도체층이 분리되는 것이다. 그러나, 레이저를 이용한 방법은 레이저의 조사시 높은 열이 발생하여 소자에 좋지 않은 영향을 주고 또한 사파이어 기판(100)과 질화물 반도체층 사이의 스트레스로 인하여 질화물 반도체층이 깨지기도 한다.Since gallium, which is the main trigroup element, maintains a liquid phase even at room temperature, the sapphire substrate 100 and the nitride semiconductor layer are separated. However, in the method using a laser, high heat is generated when the laser is irradiated to adversely affect the device, and the nitride semiconductor layer may be broken due to stress between the sapphire substrate 100 and the nitride semiconductor layer.

도 2는 본원인이 출원한 특허 2006-35149의 대표적인 도면을 나타낸 것이다. 기존 수평형 전극 소자에 비하여 10% 이상의 휘도 향상이 확인될 뿐만 아니라, 기존 몇몇 발광 소자 업체에서 전도성 세라믹 기판 혹은 금속 기판에 웨이퍼 본딩 방식으로 진행하는 수직형 전극 소자에 비해 비교적 간단한 공정으로 인한 제조 비용 감축 및 웨이퍼 본딩과 레이저 리프트 오프 공정으로 인한 저조한 제조 수율을 획기적으로 높일 수 있는 장점이 있다. 도 2는 먼저 비아홀(22)을 형성한 후 에피탁시 증착(20)을 하고 기존의 칩 공정에서 패드 금속의 상부 증착(제2 전극) (60)과 n형 GaN에 직접적으로 닿는 하부 증착(제1 전극) (70)시에 비아홀을 통하여 상부 및 하부를 연결하는 구조(interconnection)의 수직형 발광 소자를 나타내는 단면도이다.Figure 2 shows a representative view of the patent 2006-35149 filed by the applicant. In addition to the improvement in brightness over 10% compared to the existing horizontal electrode devices, the manufacturing cost due to a relatively simple process compared to the vertical electrode devices in which some light emitting device manufacturers proceed by wafer bonding to conductive ceramic substrates or metal substrates. It has the merit of drastically increasing the low manufacturing yield due to the reduction and wafer bonding and laser lift off process. FIG. 2 is a first step of forming the via hole 22, followed by epitaxial deposition 20, and in the conventional chip process, top deposition of the pad metal (second electrode) 60 and bottom deposition directly contacting the n-type GaN ( A cross-sectional view showing a vertical light emitting device having an interconnection structure in which an upper portion and a lower portion are connected through a via hole at the time of the first electrode).

그러나, 도 3에서 보이는 것처럼 2006-35149 특허 출원 당시 레이저 드릴에 의한 비아홀을 칩의 내부에 배치하여 발광되는 면적이 비아홀 개수의 영역만큼 감소되어 실제 바깥으로 빠져나오는 세기가 작아지는 휘도 저하의 문제점이 있다. However, as shown in FIG. 3, when the 2006-35149 patent is applied, a via hole by a laser drill is disposed inside the chip, and thus the area of emitted light is reduced by the number of via holes, thereby reducing the intensity of the luminance falling out. have.

본 발명은 상기 문제를 해결하기 위한 것으로, 비아홀을 가지는 사파이어 기판을 이용하며, 수직 구조의 전극을 형성하여 전류 밀도의 불균형을 제거하는 3족 질화물 반도체 발광 소자에 있어서, 특히 비아홀을 칩 아이솔레이션 라인에 위치시켜 발광 면적을 최대로 하는 것을 특징으로 하는 3족 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and in the group III nitride semiconductor light emitting device using a sapphire substrate having via holes and forming an electrode having a vertical structure to remove an imbalance of current density, in particular, the via hole is formed on the chip isolation line. A group III nitride semiconductor light-emitting device and a method of manufacturing the same, characterized in that the location is maximized.

를 위해 본 발명은 제1 면 및 제1 면에 대향하는 제2 면을 구비하는 기판, 기판의 제1 면 측에 성장되며, 제1 도전성을 가지는 제1 질화물 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 질화물 반도체층, 그리고 제1 질화물 반도체층과 제2 질화물 반도체층 사이에 개재되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 복수개의 질화물 반도체층을 포함하며, 제1 질화물 반도체층에 전기적으로 연결되는 제1 전극과 제2 질화물 반도체층에 전기적으로 연결되는 제2 전극을 구비하는, 3족 질화물 반도체 발광소자의 제조 방법에 있어서, 먼저 기판의 제1 면 위에 비아홀을 주기적으로 형성하는 제1 단계; 칩 격리용 스크라이빙 라인을 형성한 후 비아홀을 배치시키는 제2 단계; 상기 형성된 기판의 제1 면 측에 복수개의 질화물 반도체층을 성장시키는 제3 단계; 비아홀을 통해 제1 전극을 제1 질화물 반도체층에 전기적으로 연결하도록 기판의 제2 면 측으로부터 기판의 일부를 제거하는 제4 단계; 그리고, 비아홀을 통해 제1 전극을 제1 질화물 반도체층에 전기적으로 연결하도록 기판의 제2 면 측으로부터 제1 전극을 형성하는 제5 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자의 제조 방법을 제공한다.The present invention provides a substrate having a first surface and a second surface opposite to the first surface, a first nitride semiconductor layer grown on the first surface side of the substrate, the first nitride semiconductor layer having a first conductivity, and a different material from the first conductivity. A second nitride semiconductor layer having a second conductivity and a plurality of nitride semiconductor layers interposed between the first nitride semiconductor layer and the second nitride semiconductor layer and having an active layer that generates light by recombination of electrons and holes, 1. A method of manufacturing a group III nitride semiconductor light emitting device, comprising: a first electrode electrically connected to a first nitride semiconductor layer and a second electrode electrically connected to a second nitride semiconductor layer, wherein: A first step of periodically forming via holes; A second step of forming via holes after forming a scribe line for chip isolation; A third step of growing a plurality of nitride semiconductor layers on the first surface side of the formed substrate; Removing a portion of the substrate from the second surface side of the substrate to electrically connect the first electrode to the first nitride semiconductor layer through the via hole; And forming a first electrode from the second surface side of the substrate to electrically connect the first electrode to the first nitride semiconductor layer through the via hole. It provides a manufacturing method.

또한 본 발명은 제3 단계에서 홈의 상부에 개구부가 형성되도록 복수개의 질화물 반도체층을 성장시키는 것을 특징으로 하는 3족 질화물 반도체 발광소자의 제조 방법을 제공한다.In another aspect, the present invention provides a method for manufacturing a group III nitride semiconductor light emitting device, characterized in that for growing a plurality of nitride semiconductor layer to form an opening in the upper portion of the groove.

또한 본 발명은 기판이 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체 발광소자의 제조 방법을 제공한다.The present invention also provides a method for manufacturing a group III nitride semiconductor light emitting device, characterized in that the substrate is a sapphire substrate.

이하 도면을 참고하여 본 발명을 보다 자세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 3은 레이저 스크라이빙 공정 추가 없이 기판에 비아홀(90)을 형성한 모습을 나타내는 개략 도면이다. 본 발명에서는 30㎛의 직경을 가지는 비아홀(90)을 기판(10)에 형성하였다. 비아홀(90)의 배열은 하나의 비아홀(90)을 중심으로 x축 방향으로 250㎛, y축의 방향으로 250㎛의 주기적 간격을 가지도록 형성하였으며, 비아홀(90)의 형성을 위해 사용한 레이저는 활성 매체가 네오드뮴이 포함된 이트리아계 산화물이며, 레이저의 파장은 532nm의 DPSS(Diod Pumped Solid State)레이저를 사용하였다. 이때, 레이저의 출력은 10W(10~100KHz)이며, 드릴링 속도는 20~50 holes/sec이었다. 레이저를 이용하여 비아홀(90)을 형성한 후에는 비아홀(90)을 형성하는 과정에서 형성되는 불순물을 제거하기 위해서 인산 등을 이용하여 기판을 유기 세척한다. 도 3은 1000X1000um 칩의 경우를 나타내는 것으로 250X250um 주기의 경우 총 16개의 비아홀을 칩 내부에 배치한 것을 나타내고 있다.FIG. 3 is a schematic diagram illustrating a via hole 90 formed on a substrate without the addition of a laser scribing process. In the present invention, a via hole 90 having a diameter of 30 μm is formed in the substrate 10. The arrangement of the via holes 90 was formed to have periodic intervals of 250 μm in the x-axis direction and 250 μm in the y-axis direction with respect to one via hole 90. The laser used to form the via hole 90 is active. The medium is a yttria-based oxide containing neodymium, and the wavelength of the laser was a 532 nm DPSS (Diod Pumped Solid State) laser. At this time, the output of the laser was 10W (10 ~ 100KHz), the drilling speed was 20 ~ 50 holes / sec. After the via hole 90 is formed by using a laser, the substrate is organically cleaned using phosphoric acid or the like to remove impurities formed in the process of forming the via hole 90. 3 illustrates a case of a 1000 × 1000um chip, and a total of 16 via holes are disposed in the chip in the case of a 250 × 250um cycle.

도 4는 본 발명에 따라 레이저 드릴링 작업을 한후 레이저 스크라이빙을 진행한 기판의 50배 현미경 사진이다. 비아홀의 경우 도 3의 레이저 드릴 방법과 유 사한 조건으로 직경 35um인 모습을 나타내고 있다. 이후 선폭 7um, 깊이 25um의 레이저 선폭을 나중에 형성하였다. [레이저 스크라이빙 조건 기입] 도 3과 달리 비아홀의 내부 개수가 16개에서 9개로 감소하여 발광 면적부가 증가하였다.4 is a 50 times photomicrograph of a substrate subjected to laser scribing after laser drilling in accordance with the present invention. In the case of the via hole, a diameter of 35 μm is shown under similar conditions to the laser drill method of FIG. 3. After that, a laser line width of 7 μm and a depth of 25 μm were later formed. [Laser Scribing Condition Entry] Unlike in FIG. 3, the number of inner portions of the via holes was reduced from 16 to 9, thereby increasing the emission area.

도 5는 본 발명에 따른 3족 질화물 반도체 발광소자의 제조를 위한 또 다른 한 단계를 설명하는 도면으로서, 홈이 형성된 기판(10), 홈이 형성된 기판(10)의 제1 면 위에 n형 질화물 반도체층(20), n형 질화물 반도체층(20) 위에 성장되는 활성층(30), 활성층(30) 위에 성장되는 p형 질화물 반도체층(40)을 성장한 개략도이다. 상기 성장된 복수개의 질화물 반도체층은 본 발명에 따른 실시예에 불과하며 에피 구조의 약간 변경이나 부가적인 에피층의 가감 등은 본 발명에 포함됨을 밝혀둔다.FIG. 5 is a view illustrating another step for manufacturing a group III nitride semiconductor light emitting device according to the present invention, wherein an n-type nitride is formed on a grooved substrate 10 and a first surface of the grooved substrate 10. It is a schematic diagram which grew the semiconductor layer 20, the active layer 30 grown on the n-type nitride semiconductor layer 20, and the p-type nitride semiconductor layer 40 grown on the active layer 30. FIG. The grown plurality of nitride semiconductor layers is only an embodiment according to the present invention, and it is understood that a slight change of the epi structure or the addition or addition of the epi layer is included in the present invention.

n형 질화물 반도체층(20)은 GaN로 형성되었으며 n형 불순물이 도핑되었다. n형 불순물로는 Si를 사용하였으며, 불순물의 도핑 농도는 1x10¹⁷ ~ 1x10²⁰/cm³의 값을 가진다. 도핑 농도가 1x10¹⁷/cm³ 이하이면 반도체층(20)의 저항값이 높아져 오믹 접촉을 기대하기 어려우며 도핑 농도가 1x10²⁰/cm³ 이상이면 반도체층(20)의 결정성이 나빠질 수 있다. The n-type nitride semiconductor layer 20 was formed of GaN and doped with n-type impurities. Si is used as the n-type impurity, and the doping concentration of the impurity has a value of ¹ × ¹⁰ ¹⁷ to 1 × ^{10 20} / cm ³ . If the doping concentration is 1x10 ¹⁷ / cm ³ or less, the resistance value of the semiconductor layer 20 is high, so it is difficult to expect ohmic contact, and the doping concentration is 1x10 ²⁰ / cm ³ If it is above, the crystallinity of the semiconductor layer 20 may worsen.

n형 질화물 반도체층(20)의 두께는 바람직하게 2㎛ ~ 6㎛이며, 반도체층(20)의 두께가 6㎛ 이상이면 반도체층(20)의 결정성이 저하되어 소자에 좋지 않은 영향을 줄 수 있으며, 두께가 2㎛ 이하이면 전자의 공급이 원활하게 이루어지지 않을 수 있다. 그리고, n형 질화물 반도체층(20)의 성장온도는 바람직하게 600℃ ~ 1100 ℃이며, 성장온도가 600℃ 이하이면 반도체층(20)의 결정성이 나빠질 수 있고, 1100℃ 이상이면 반도체층(20)의 표면이 거칠어져 반도체층(20)의 결정성에 좋지 않은 영향을 줄 수 있다. The thickness of the n-type nitride semiconductor layer 20 is preferably 2 μm to 6 μm, and when the thickness of the semiconductor layer 20 is 6 μm or more, the crystallinity of the semiconductor layer 20 is reduced, which may adversely affect the device. If the thickness is 2 μm or less, supply of electrons may not be performed smoothly. The growth temperature of the n-type nitride semiconductor layer 20 is preferably 600 ° C to 1100 ° C. If the growth temperature is 600 ° C or less, the crystallinity of the semiconductor layer 20 may be deteriorated. The surface of 20 may be roughened, which may adversely affect the crystallinity of the semiconductor layer 20.

본 발명에서 n형 질화물 반도체층(20)은 트리메탈갈륨(TMGa), 암모니아(NH₃) 및 SiH₄을 각각 365sccm, 11slm. 8.5slm로 공급하여 4㎛ 성장하였다. 이때 성장온도는 1050℃이며, 도핑 농도는 3x10¹⁸/cm³, 반응기의 압력은 400torr이다. In the present invention, the n-type nitride semiconductor layer 20 includes trimetalgallium (TMGa), ammonia (NH ₃ ), and SiH ₄ in 365 sccm and 11 slm, respectively. It was supplied at 8.5 slm to grow 4 m. At this time, the growth temperature is 1050 ℃, the doping concentration is 3x10 ¹⁸ / cm ³ , the pressure of the reactor is 400torr.

위와 같은 n형 질화물 반도체층(20)의 성장 조건에서 충분히 빠르지 않은 성장 속도와 비교적 낮은 성장 온도 등으로 인하여 수평 방향 성장이 잘 이루어지지 않기 때문에 기판에 형성된 홈을 덮지 않고, 개구부(80)를 형성하게 된다. n형 질화물 반도체층 위에 성장되는 복수개의 질화물 반도체층 또한 수평 성장이 발생하지 않는 성장조건에서 성장하여 개구부(80)가 복수개의 질화물 반도체층의 최상층까지 형성되도록 성장하였다. In the growth conditions of the n-type nitride semiconductor layer 20 as described above, because the growth rate is not well achieved due to a growth rate that is not fast enough and a relatively low growth temperature, the opening 80 is formed without covering the groove formed in the substrate. Done. The plurality of nitride semiconductor layers grown on the n-type nitride semiconductor layer were also grown under growth conditions in which horizontal growth did not occur, so that the openings 80 were formed to form the uppermost layers of the plurality of nitride semiconductor layers.

n형 질화물 반도체층(20) 위에 형성되는 활성층(30)은 전자와 정공의 재결합에 의하여 빛을 생성하는 역할을 한다. 또한, 활성층(30)은 단일 양자우물 구조 또는 다중 양자우물 형태를 가질 수 있다. The active layer 30 formed on the n-type nitride semiconductor layer 20 serves to generate light by recombination of electrons and holes. In addition, the active layer 30 may have a single quantum well structure or a multiple quantum well form.

활성층(30) 위에 성장되는 p형 질화물 반도체층(40)은 GaN로 성장되었으며 p형 불순물이 도핑되었다, p형 불순물로는 Mg를 사용하였으며, 불순물의 도핑 농도는 1x10¹⁷ ~ 1x10²⁰/cm³의 값을 가진다. 도핑 농도가 1x10¹⁷/cm³ 이하이면 p형 질화물 반도체층(40)의 역할을 하기 어려우며 도핑 농도가 1x10²⁰/cm³ 이상이면 반도체층(40)의 결정성이 나빠질 수 있다. The p-type nitride semiconductor layer 40 grown on the active layer 30 was grown with GaN and doped with p-type impurities, Mg was used as the p-type impurity, and the doping concentration of the impurity was 1x10 ¹⁷ to 1x10 ²⁰ / cm ³ Has the value When the doping concentration is 1x10 ¹⁷ / cm ³ or less, it is difficult to act as the p-type nitride semiconductor layer 40 and the doping concentration is 1x10 ²⁰ / cm ³ If it is, the crystallinity of the semiconductor layer 40 may deteriorate.

p형 질화물 반도체층(40)의 두께는 바람직하게 200Å ~ 3000Å이며, 반도체층(40)의 두께가 3000Å 이상이면 반도체층(40)의 결정성이 저하되어 소자에 좋지 않은 영향을 줄 수 있으며, 두께가 200Å 이하이면 정공의 공급이 원할하게 이루어지지 않을 수 있다. 그리고, p형 도전성을 가지는 질화물 반도체층(40)의 성장온도는 바람직하게 600℃ ~ 1100℃ 이며, 성장온도가 600℃ 이하이면 반도체층(40)의 결정성이 나빠질 수 있으며, 1100℃ 이상이면 반도체층(40)의 표면이 거칠어져 반도체층(40)의 결정성에 좋지 않은 영향을 줄 수 있다. The thickness of the p-type nitride semiconductor layer 40 is preferably 200 ns to 3000 ns. If the thickness of the semiconductor layer 40 is 3000 ns or more, the crystallinity of the semiconductor layer 40 may be deteriorated, which may adversely affect the device. If the thickness is 200 μs or less, the supply of holes may not be performed smoothly. In addition, the growth temperature of the nitride semiconductor layer 40 having the p-type conductivity is preferably 600 ° C to 1100 ° C. If the growth temperature is 600 ° C or less, the crystallinity of the semiconductor layer 40 may deteriorate. The surface of the semiconductor layer 40 is roughened, which may adversely affect the crystallinity of the semiconductor layer 40.

도 6은 비아홀과 레이저 스크라이빙이 형성된 기판 위에 복수개의 질화물 반도체층을 성장한 모습을 나타내는 도면으로서, 광학 현미경을 통하여 관찰한 복수개의 질화물 반도체층의 최상층의 표면을 나타낸다. 복수개의 질화물 반도체층이 수평 성장이 이루어져 개구부가 형성되어 있다. 뿐만 아니라, 기판의 플랫존(flat zone)에 수직인 레이저 스크라이빙 라인(10)과 수평인 레이저 스크라이빙 라인(20)의 질화물 반도체 에피 성장은 양상이 다른데, 특히 수직 방향의 경우 수평 방향보다 질화물 반도체의 성장 속도가 커서 레이저 스크라이빙 라인을 거의 덮는 형태로 나타나고 있다.FIG. 6 is a view illustrating a plurality of nitride semiconductor layers grown on a substrate on which via holes and laser scribing are formed, and show surfaces of the uppermost layers of the plurality of nitride semiconductor layers observed through an optical microscope. A plurality of nitride semiconductor layers are horizontally grown to form openings. In addition, the nitride semiconductor epitaxial growth of the laser scribing line 10 perpendicular to the flat zone of the substrate and the laser scribing line 20 horizontal is different in aspect, particularly in the vertical direction. The growth rate of nitride semiconductors is larger, and the semiconductor semiconductors are almost covered with laser scribing lines.

도 7은 도 6의 점선으로 표시된 원형 영역을 개략적으로 나타낸 것으로 스크라이빙 라인에 홀이 배치되는 발광 소자를 나타내는 개략적인 도면이다. 그림에서 보듯이 칩을 격리(isolation) 시키기 위하여 만든 스크라이빙 라인(1) 위에 원형 비아홀 (2)이 위치하고 있으며, 발광 소자의 제조 공정 순서에 따라 전류 확산형 P형 금속 (3)을 증착한 후 일부 n형 질화물 반도체층을 노출(4) 시키기 위해 ICP 식각을 한 것을 나타낸 것이다. 그리고 나서 제2 전극(P형 패드 금속) (5)을 증착한 모식도이다. FIG. 7 schematically illustrates a circular area indicated by a dotted line of FIG. 6, and is a schematic view illustrating a light emitting device in which holes are disposed in a scribing line. As shown in the figure, a circular via hole (2) is located on the scribing line (1) made to isolate the chip, and the current diffusion P-type metal (3) is deposited according to the manufacturing process of the light emitting device. After that, ICP etching is performed to expose some n-type nitride semiconductor layers (4). Then, it is a schematic diagram which deposited the 2nd electrode (P type pad metal) 5. As shown in FIG.

이와 같은 제조 방법을 칩에 구현하면 비아홀이 없는 칩 외곽부의 경우 도 8과 같은 경우처럼 활성층으로부터 나오는 빛을 최대한 바깥으로 추출할 수 있는 구조가 확보된다. 뿐만 아니라 기존 내부에 배치되는 비아홀 개수를 줄이므로써 실제 발광부 면적이 증가되어 휘도 개선이 용이하다.Implementing such a manufacturing method on a chip ensures a structure that can extract light from the active layer to the outside as much as possible, as shown in FIG. In addition, by reducing the number of via holes disposed in the existing interior, the area of the light emitting part is increased, thereby improving luminance.

도 9는 본 발명에 따른 3족 질화물 반도체 발광소자의 제조 과정을 나타내는 도면으로서, 레이저 스크라이빙 라인 위에 비아홀을 배치시킨 위에 전자와 정공의 재결합에 의하여 빛을 생성하는 활성층을 포함하는 복수개의 질화물 반도체층을 성장한다.9 is a view illustrating a manufacturing process of a group III nitride semiconductor light emitting device according to the present invention, wherein a plurality of nitrides including an active layer that generates light by recombination of electrons and holes are disposed on a laser scribing line. Growing a semiconductor layer.

복수개의 질화물 반도체층을 성장한 후 복수개의 질화물 반도체층 위에 p측 전극(50)을 형성한다. p측 전극(50)은 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, ITO, IZO, ZnO, CIO(copper Indium Oxide), 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐 및 몰리브덴으로 이루어진 군으로부터 선택된 하나를 포함하여 형성한다.After growing the plurality of nitride semiconductor layers, the p-side electrode 50 is formed on the plurality of nitride semiconductor layers. The p-side electrode 50 is nickel, gold, silver, chromium, titanium, platinum, palladium, rhodium, iridium, aluminum, tin, ITO, IZO, ZnO, copper indium oxide (CIO), indium, tantalum, copper, cobalt, And one selected from the group consisting of iron, ruthenium, zirconium, tungsten and molybdenum.

p측 전극(50)을 형성한 후 n형 질화물 반도체층을 노출시키는 공정을 수행한다. n형 질화물 반도체층을 노출시키는 방법은 건식식각 및 습식식각법을 이용한 다. 이때 n형 질화물 반도체층이 노출되는 표면적을 크게 하기 위해서 하나의 스텝(21:step)을 가지는 형태로 식각한다.After the p-side electrode 50 is formed, a process of exposing the n-type nitride semiconductor layer is performed. The n-type nitride semiconductor layer is exposed using dry etching and wet etching. At this time, in order to increase the surface area exposed to the n-type nitride semiconductor layer is etched in the form having one step (21: step).

n형 질화물 반도체층의 노출을 위한 식각 공정 후 p측 전극(50)의 상부와 p형 질화물 반도체층의 상부에 p측 본딩 패드(60)를 형성하고, 기판의 제2 면을 연마하는 공정을 수행한다. 기판의 연마는 적어도 홈이 형성된 곳까지 연마하여 형성된 홈이 기판을 관통하는 형태를 취하도록 한다. 기판을 연마하는 방법은 그라인딩, 랩핑의 방법을 사용한다. 기판의 제2 면을 연마한 후 기판의 최종 두께는 50㎛에서 400㎛의 값을 가지며 바람직하게는 30㎛에서 300㎛의 값을 가진다. 기판의 최종 두께가 30㎛ 이하이면 후속 공정에서 기판이 깨질 우려가 있으며, 기판의 최종 두께가 300㎛ 이상이면 수직 구조의 발광 소자로서 휘도 및 열적 개선의 폭이 크지 않을 수 있다.After the etching process for exposing the n-type nitride semiconductor layer, the p-side bonding pad 60 is formed on the upper side of the p-side electrode 50 and the upper portion of the p-type nitride semiconductor layer, and the second surface of the substrate is polished. Perform. The polishing of the substrate takes a form in which at least the grooves are formed to polish through the substrate. The grinding | polishing method of a board | substrate uses the method of grinding and lapping. After polishing the second side of the substrate, the final thickness of the substrate has a value of 50 μm to 400 μm and preferably has a value of 30 μm to 300 μm. If the final thickness of the substrate is 30 μm or less, the substrate may be broken in a subsequent process. If the final thickness of the substrate is 300 μm or more, brightness and thermal improvement may not be large as a light emitting device having a vertical structure.

상기 기판의 제2 면을 연마하기 전에 p측 본딩 패드(60)를 제외한 발광 소자의 전면에 보호막을 형성할 수 있다. 보호막은 SiOx, SiNx, SiON, BCB, Polyimide등을 이용하여 형성한다.Before grinding the second surface of the substrate, a protective film may be formed on the entire surface of the light emitting device except for the p-side bonding pad 60. The protective film is formed using SiOx, SiNx, SiON, BCB, Polyimide, or the like.

기판의 제2 면을 연마하는 공정 후에 n측 전극(70)을 형성한다. n측 전극은(70) 연마된 기판의 제2 면에 형성하며, 형성된 홈을 통하여 n형 질화물 반도체층에 n측 전극(70)이 형성된다. n측 전극(70)의 형성은 스퍼터링(Sputtering)법, 전자빔 증작법(E-beam Evaporation), 열증착법 등의 방법을 이용하며, n측 전극(70)은 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐, 몰리브덴으로 이 루어진 군으로부터 선택된 어느 하나 또는 이들의 조합으로 형성되어 반사막의 역할을 한다. n측 전극(70)이 반사막으로 형성되어 활성층에서 발생한 빛을 반사하여 발광소자의 위로 생성된 빛을 방출시킨다. 또한, 기판의 제2 면에 형성된 n측 전극(70)이 n측 본딩 패드의 역할을 하여 반도체 발광 소자에 전류를 주입한다. After the process of polishing the second surface of the substrate, the n-side electrode 70 is formed. The n-side electrode 70 is formed on the second surface of the polished substrate, and the n-side electrode 70 is formed in the n-type nitride semiconductor layer through the formed groove. The n-side electrode 70 is formed by a sputtering method, an E-beam evaporation method, a thermal evaporation method, and the like, and the n-side electrode 70 is nickel, gold, silver, chromium or titanium. , Platinum, palladium, rhodium, iridium, aluminum, tin, indium, tantalum, copper, cobalt, iron, ruthenium, zirconium, tungsten, molybdenum formed of any one selected from the group consisting of or a combination thereof to serve as a reflective film do. The n-side electrode 70 is formed as a reflective film to reflect light generated in the active layer to emit light generated above the light emitting device. In addition, the n-side electrode 70 formed on the second surface of the substrate serves as an n-side bonding pad to inject a current into the semiconductor light emitting device.

뿐만 아니라, n측 전극(70)의 형성에 있어서, p측 본딩 패드(60)의 증착시 개구부에 노출된 n형 질화물 반도체층(21)에 금속층의 형성이 가능하며 또한 n측 전극(70)의 형성 공정에서 기판의 제2 면에 형성된 홈을 통하여 n측 전극(70)이 형성되어 노출된 n형 질화물 반도체층(22)을 감싸는 형태로 가능하다.In addition, in forming the n-side electrode 70, a metal layer may be formed in the n-type nitride semiconductor layer 21 exposed to the opening during deposition of the p-side bonding pad 60, and the n-side electrode 70 may be formed. The n-side electrode 70 may be formed through the groove formed on the second surface of the substrate in the process of forming the n-type nitride semiconductor layer 22.

본 발명에 의하면, 종래의 수직 방향의 전극 구조를 가지는 반도체 발광소자의 제조 공정에서 사파이어 기판의 제거 및 새로운 기판의 접착(Wafer Bonding) 등으로 인하여 발생하는 제조 비용을 줄일 수 있다.According to the present invention, in the manufacturing process of a semiconductor light emitting device having a conventional vertical electrode structure, manufacturing costs incurred due to removal of a sapphire substrate and bonding of a new substrate can be reduced.

또한 본 발명에 의하면, 금속 배선을 3족 질화물 발광소자의 아래 면으로 연결이 가능하여 열 분산이 용이하여 3족 질화물 반도체 발광소자의 열적 신뢰성을 개선할 수 있다. In addition, according to the present invention, it is possible to connect the metal wiring to the lower surface of the group III nitride light emitting device to facilitate heat dissipation, thereby improving the thermal reliability of the group III nitride semiconductor light emitting device.

또한 본 발명에 의하면 기존 칩 내부에 배치한 비아홀을 일부 칩 외곽 부분까지 배치하므로써 발광 면적을 확대하여 휘도 증가가 가능하다. In addition, according to the present invention, the via hole disposed inside the existing chip is disposed up to a portion of the outside of the chip, thereby increasing the light emitting area to increase luminance.

Claims

A substrate having a first surface and a second surface opposite to the first surface, a first nitride semiconductor layer grown on the first surface side of the substrate, the first nitride semiconductor layer having a first conductivity, and having a second conductivity different from the first conductivity. A first nitride semiconductor layer comprising a second nitride semiconductor layer and a plurality of nitride semiconductor layers interposed between the first nitride semiconductor layer and the second nitride semiconductor layer and having an active layer that generates light by recombination of electrons and holes. A method for manufacturing a group III nitride semiconductor light emitting device, comprising: a first electrode electrically connected to a second electrode; and a second electrode electrically connected to a second nitride semiconductor layer.

Periodically forming via holes on the first surface of the substrate;

Forming a scribing line on the outer edge of the chip;

A third step of growing a plurality of nitride semiconductor layers on the first surface side of the formed substrate;

Removing a portion of the substrate from the second surface side of the substrate to electrically connect the first electrode to the first nitride semiconductor layer through the via hole;

And forming a first electrode from the second surface side of the substrate to electrically connect the first electrode to the first nitride semiconductor layer through the via hole. Way.

A substrate having a first surface and a second surface opposite the first surface, the substrate having a via hole directed from the first surface to the second surface;

A first nitride semiconductor layer having a first conductivity, a second nitride semiconductor layer having a second conductivity different from the first conductivity, and between the first nitride semiconductor layer and the second nitride semiconductor layer grown on the first surface side of the substrate; A plurality of nitride semiconductor layers interposed therebetween and having an active layer generating light by recombination of electrons and holes;

A first electrode electrically connected to the first nitride semiconductor layer through the via hole from the second surface of the substrate and formed as a reflection plate on the entirety of the second surface of the substrate; And a second electrode electrically connected to the second nitride semiconductor layer; And a portion of the via hole is disposed in the outer portion of the chip.