KR20080020183A - Method for forming metal line of semiconductor device - Google Patents

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Abstract

A method is provided to form a metal wire having a fine line width by forming an oxide layer on a patterned silicon substrate through a thermal oxidization process. A silicon substrate(102) is etched along a first photoresist pattern up to a first depth to be patterned. The first photoresist pattern is removed. An oxide layer is formed on the patterned silicon substrate and planarized to expose an upper portion of the silicon substrate. The silicon substrate of the exposed region is etched up to the first depth. A specific region of the first oxide layer is etched up to the first depth to form a first oxide layer pattern. The silicon substrate is etched along the first oxide layer pattern up to a second depth to be patterned. The first oxide layer pattern is removed. The patterning processes are re-performed along the second depth and a second oxide layer to form a second oxide layer pattern. A metal material is deposited on the silicon substrate including the second oxide layer pattern. The second oxide layer and the metal material deposited on an upper portion of the second oxide layer are removed to form a metal wire(110a). The first oxide layer or the second oxide layer is formed through a thermal oxidization process.

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1n은 본 발명의 일 실시 예에 따라 산화막을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도.1A to 1N are process flowcharts illustrating a process of forming a metal wiring using an oxide film according to an embodiment of the present invention.

본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 형성 과정에서 포토리소그래피 공정을 이용하여 최소 선폭의 금속 배선을 형성하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device suitable for forming a metal wiring of the minimum line width using a photolithography process in the process of forming a semiconductor device. will be.

잘 알려진 바와 같이, 반도체 소자의 제조 과정은 증착 공정, 식각 공정 및 이온 주입 공정 등의 공정들을 포함한다.As is well known, the manufacturing process of a semiconductor device includes processes such as a deposition process, an etching process and an ion implantation process.

즉, 반도체 소자는 웨이퍼 상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후에 사진 공정, 식각 공정 및 이온 주입 공정 등을 통해 패턴을 형성하는데, 포토리소그래피(Photo-lithography) 공정은 포토마스크를 이용하여 원하는 반도체 소자의 패턴을 웨이퍼 상에 형성시키는 반도체 제조 과정 의 핵심 기술이다.In other words, the semiconductor device forms a pattern through a photo process, an etching process, and an ion implantation process after depositing a thin film of various layers such as a polycrystalline film, an oxide film, a nitride film, and a metal film on a wafer. ) Is a core technology of the semiconductor manufacturing process that uses a photomask to form a desired semiconductor device pattern on a wafer.

특히, 반도체 소자의 제조 공정에서 금속층을 형성하기 위해 알루미늄(Al), 텅스텐(W) 등의 금속 물질이 사용되고, 이베포레이션(evaporation), 스퍼터링 등의 방법으로 주입되며, 금속 배선을 형성하기 위한 포토레지스트의 코팅 공정, 현상 공정 등이 수행된다. 이 후에 포토레지스트 패턴에 따른 식각 공정을 통해 금속층을 선택적으로 제거하게 된다. 여기에서, 금속 배선은 라인과 스페이스로 구성되어 있고, 웨이퍼 상에 고립된 패턴, 조밀한 패턴 등이 다양하게 분포된다.In particular, a metal material such as aluminum (Al) or tungsten (W) is used to form a metal layer in a semiconductor device manufacturing process, and is implanted by evaporation, sputtering, or the like to form a metal wiring. A photoresist coating process, a developing process, and the like are performed. Thereafter, the metal layer is selectively removed through an etching process according to the photoresist pattern. Here, the metal wiring is composed of lines and spaces, and various patterns, such as isolated patterns and dense patterns, are distributed on the wafer.

하지만, 종래에 수행되는 포토리소그래피 공정은 ArF, KrF, F2 등의 광원 및 포토레지스트 패턴을 이용하여 수행되는데, 게이트 전극 등을 포함하는 미세 패턴을 구현하는데 있어 광학계 한계 문제, 포토레지스트 폴리머 자체이 해상력 한계 문제 등으로 인해 수 nm 단위의 선폭을 갖는 패턴을 형성하는데 어려움이 있는 실정이다.However, the conventional photolithography process is performed using a light source and a photoresist pattern such as ArF, KrF, F2, etc., to realize a fine pattern including a gate electrode and the like, the limitation of the optical system, the resolution of the photoresist polymer itself is limited Due to problems, it is difficult to form a pattern having a line width of several nm.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 패터닝된 실리콘 기판 상에 열 산화 공정을 이용한 산화막을 형성하여 미세한 선폭의 금속 배선을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, a method of forming a metal wiring of a semiconductor device capable of forming a metal wiring having a fine line width by forming an oxide film using a thermal oxidation process on a patterned silicon substrate. The purpose is to provide.

상기 목적을 달성하기 위하여 본 발명은, 포토리소그래피 공정을 이용하여 금속 배선을 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서, 실리콘 기 판을 제 1 포토레지스트 패턴에 따라 제 1 깊이까지 식각하여 패터닝한 후에, 상기 제 1 포토레지스트 패턴을 제거하는 제 1 단계와, 상기 패터닝된 실리콘 기판 상에 제 1 산화막을 형성한 후에 이를 상기 실리콘 기판의 상부가 노출되도록 평탄화하는 제 2 단계와, 상기 노출된 영역의 실리콘 기판을 상기 제 1 깊이까지 식각한 후에 상기 제 1 산화막의 특정 영역을 상기 제 1 깊이까지 식각하여 제 1 산화막 패턴을 형성하는 제 3 단계와, 상기 제 1 산화막 패턴에 따라 상기 실리콘 기판을 제 2 깊이까지 식각하여 패터닝한 후에 상기 제 1 산화막 패턴을 제거하는 제 4 단계와, 상기 제 2 단계 내지 제 4 단계의 패터닝 과정까지 상기 제 2 깊이 및 제 2 산화막에 따라 재수행하여 상기 실리콘 기판 상에 제 2 산화막 패턴을 형성하는 제 5 단계와, 상기 제 2 산화막 패턴이 포함된 상기 실리콘 기판 상에 금속 물질을 증착하는 제 6 단계와, 상기 제 2 산화막 및 제 2 산화막 상부에 증착된 상기 금속 물질을 제거하여 금속 배선을 형성하는 제 7 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention is a method of forming a metal wiring of a semiconductor device for forming a metal wiring by using a photolithography process, by etching a silicon substrate to a first depth according to the first photoresist pattern patterning A first step of removing the first photoresist pattern, a second step of forming a first oxide film on the patterned silicon substrate, and then planarizing it so that an upper portion of the silicon substrate is exposed; Etching the silicon substrate of the region to the first depth and then etching a specific region of the first oxide layer to the first depth to form a first oxide pattern, and the silicon substrate according to the first oxide pattern Etching to the second depth and patterning to remove the first oxide film pattern, and the second to fourth steps A fifth step of forming a second oxide pattern on the silicon substrate by performing redistribution according to the second depth and the second oxide layer until the patterning process of the step; and forming a metal material on the silicon substrate including the second oxide layer pattern. And a seventh step of forming a metal wiring by removing the sixth step of depositing and removing the metal material deposited on the second oxide film and the second oxide film.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 실리콘 기판을 포토레지스트 패턴에 따라 패터닝한 후에 그 상부에 제 1 산화막을 형성하고, 이러한 제 1 산화막 및 실리콘 기판 의 상부를 선택 식각하며, 이에 따라 형성된 제 1 산화막 패턴에 따라 실리콘 기판을 패터닝한 후에 제 1 산화막 패턴을 제거하며, 패터닝된 실리콘 기판 상부에 제 2 산화막을 형성하고, 이러한 제 2 산화막 및 실리콘 기판의 상부를 선택 식각하여, 이에 따라 형성된 제 2 산화막 패턴에 따라 금속 물질을 증착한 후, 이를 제거하여 금속 배선을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to form a first oxide film thereon after patterning a silicon substrate according to a photoresist pattern, and selectively etch the first oxide film and the top of the silicon substrate, thereby forming a first oxide film pattern. After the patterning the silicon substrate according to the first oxide pattern is removed, a second oxide film is formed on the patterned silicon substrate, the second oxide film and the upper portion of the silicon substrate is selectively etched, thereby forming a second oxide film pattern By depositing a metal material according to, by removing it to form a metal wiring, it is easy to achieve the object of the present invention through this technical means.

도 1a 내지 도 1n은 본 발명의 일 실시 예에 따라 산화막을 이용하여 금속 배선을 형성하는 과정을 나타내는 공정 순서도이다.1A to 1N are flowcharts illustrating a process of forming a metal wiring using an oxide film according to an embodiment of the present invention.

도 1a를 참조하면, 실리콘 기판(102) 상에 포토레지스트를 도포한 후 특정 패턴을 갖도록 패터닝하여 포토레지스트 패턴(104)을 형성한다.Referring to FIG. 1A, a photoresist pattern 104 is formed by coating a photoresist on a silicon substrate 102 and patterning the photoresist to have a specific pattern.

그리고, 도 1b에 도시한 바와 같이 실리콘 기판(102)의 특정 깊이(이하 '제 1 깊이'라 함)까지 형성된 포토레지스트 패턴(104)에 따라 실리콘 기판(102)을 반응성 이온 식각(RIE) 또는 DRIE(Deep silicon etcher using a RIE)를 통해 선택 식각하여 제 1 실리콘 라인(line, 102a)을 형성한다. 이 후, 애싱 공정을 통해 포토레지스트 패턴을 제거한다.As shown in FIG. 1B, the silicon substrate 102 may be formed by reactive ion etching (RIE) or the like according to the photoresist pattern 104 formed up to a specific depth (hereinafter, referred to as 'first depth') of the silicon substrate 102. Selectively etching through DRIE (Deep silicon etcher using a RIE) to form a first silicon line (line, 102a). Thereafter, the photoresist pattern is removed through an ashing process.

다음에, 선택 식각된 실리콘 기판(102) 상부 전면에 열산화 공정을 통해 도 1c에 도시한 바와 같이 제 1 산화막(106)을 형성하고, 도 1d에 도시한 바와 같이 실리콘 기판(102)의 제 1 실리콘 라인(102a)이 노출되도록 제 1 산화막(106)을 화학적 기계적 연마(CMP)하여 평탄화한다.Next, a first oxide film 106 is formed on the entire surface of the upper portion of the selectively etched silicon substrate 102 as shown in FIG. 1C, and as shown in FIG. 1D. The first oxide film 106 is chemically mechanically polished (CMP) and planarized so that the first silicon line 102a is exposed.

그리고, 도 1e에 도시한 바와 같이 실리콘 기판(102) 상에 형성된 제 1 산화 막(106)을 마스크로 하여 FEP 딥(deep) 방식으로 제 1 실리콘 라인(102a)을 제 1 깊이까지 식각하며, 제 1 산화막(106)이 형성된 영역 중 실리콘 기판(102)이 노출되지 않은 특정 영역을 예를 들어 반응성 이온 식각(RIE) 방식으로 선택 식각하여 그 특정 영역에서 실리콘 기판(102)이 노출되도록 도 1f에 도시한 바와 같이 제 1 산화막 패턴(106a)을 형성한다.As shown in FIG. 1E, the first silicon line 102a is etched to the first depth in a FEP deep manner using the first oxide film 106 formed on the silicon substrate 102 as a mask. A region where the silicon substrate 102 is not exposed among the regions where the first oxide film 106 is formed is selectively etched by, for example, reactive ion etching (RIE) to expose the silicon substrate 102 in the specific region. As shown in FIG. 1, the first oxide film pattern 106a is formed.

또한, 패터닝된 제 1 산화막(106)에 따라 실리콘 기판(102)을 특정 깊이(이하 '제 2 깊이'라 함)까지 반응성 이온 식각(RIE) 등의 방식으로 선택 식각하여 도 1g에 도시한 바와 같이 제 2 실리콘 라인(102b)을 형성하고, 도 1h에 도시한 바와 같이 그 상부에 형성되어 있는 패터닝된 제 1 산화막(106)을 제거한다. 이 때, 제 2 실리콘 라인(102b)이 포함된 실리콘 기판(102)은 제 1 실리콘 라인(102a)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 50% 정도 감소될 수 있다.In addition, the silicon substrate 102 is selectively etched to a specific depth (hereinafter referred to as 'second depth') according to the patterned first oxide film 106 by a method such as reactive ion etching (RIE) and the like, as shown in FIG. 1G. Similarly, the second silicon line 102b is formed and the patterned first oxide film 106 formed thereon is removed as shown in FIG. 1H. At this time, the silicon substrate 102 including the second silicon line 102b may have a pattern density reduced by approximately 50% than the silicon substrate 102 including the first silicon line 102a.

다음에, 선택 식각된 실리콘 기판(102) 상부 전면에 열산화 공정을 통해 도 1i에 도시한 바와 같이 제 2 산화막(108)을 형성하고, 도 1j에 도시한 바와 같이 실리콘 기판(102)의 제 1 실리콘 라인(102a)이 노출되도록 제 2 산화막(108)을 화학적 기계적 연마(CMP)하여 평탄화한다.Next, a second oxide film 108 is formed on the entire top surface of the selectively etched silicon substrate 102 as shown in FIG. 1I, and as shown in FIG. 1J. The second oxide film 108 is chemically mechanically polished (CMP) so as to expose the first silicon line 102a and planarized.

그리고, 제 2 산화막(108)이 형성된 영역 중 실리콘 기판(102)이 노출되지 않은 특정 영역을 반응성 이온 식각(RIE) 등의 방식으로 선택 식각하여 그 특정 영역에서 실리콘 기판(102)이 노출되도록 도 1k에 도시한 바와 같이 제 2 산화막(108)을 패터닝한다.In addition, the silicon oxide substrate 102 may be selectively etched by a method such as reactive ion etching (RIE) to expose the silicon substrate 102 in the region where the second oxide film 108 is not exposed. As shown in 1k, the second oxide film 108 is patterned.

또한, 패터닝된 제 2 산화막에 따라 실리콘 기판(102)의 제 2 실리콘 라인(102b)을 제 2 깊이까지 FEP 딥(deep) 등의 방식으로 선택 식각하여 도 1l에 도시한 바와 같이 제 2 산화막 패턴(108a)을 형성한다.In addition, according to the patterned second oxide layer, the second silicon line 102b of the silicon substrate 102 is selectively etched to a second depth by a method such as FEP deep and the like, as shown in FIG. To form 108a.

한편, 상술한 도 1k 및 도 1l의 과정에서 특정 영역의 제 2 산화막(108)을 선택 식각한 후 제 2 실리콘 라인(102b)을 식각하여 제 2 산화막 패턴(108a)을 형성하는 것으로 하여 설명하였으나, 제 2 실리콘 라인(102b)을 식각한 후에 특정 영역의 제 2 산화막(108)을 선택 식각하여 제 2 산화막 패턴(108a)을 형성할 수 있음은 물론이다.1K and 1L, the second oxide layer 108 is selectively etched and then the second silicon line 102b is etched to form the second oxide layer pattern 108a. After etching the second silicon line 102b, the second oxide layer 108 may be selectively etched to form the second oxide layer pattern 108a.

이어서, 도 1m에 도시한 바와 같이 제 2 산화막(108)이 패터닝된 상부 전면에 전자빔(E-Beam) 이베포레이션 등의 방식으로 금속 물질(110)을 증착한 후에, 그 제 2 산화막(108) 및 제 2 산화막(108) 상부에 증착된 금속 물질(110)을 제거하여 도 1n에 도시한 바와 같이 금속 배선(110a)을 형성한다. 이러한 금속 배선(110a)은 제 2 실리콘 라인(102b)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 50% 정도 감소되고, 제 1 실리콘 라인(102a)이 포함된 실리콘 기판(102)보다 패턴 밀도가 대략 75% 정도 감소되며, 이에 따라, 금속 배선(110a)의 선폭을 감소시킬 수 있다.Subsequently, as illustrated in FIG. 1M, the metal oxide 110 is deposited on the upper surface of the patterned second oxide film 108 by an electron beam (E-Beam) evaporation method, and then the second oxide film 108 is formed. ) And the metal material 110 deposited on the second oxide film 108 is removed to form the metal wiring 110a as shown in FIG. 1N. The metal wiring 110a has a pattern density that is approximately 50% lower than that of the silicon substrate 102 including the second silicon line 102b, and the pattern is greater than that of the silicon substrate 102 including the first silicon line 102a. The density is reduced by approximately 75%, thereby reducing the line width of the metal wiring 110a.

따라서, 실리콘 기판 상에 제 1 실리콘 라인을 형성한 후 그 상부에 제 1 산화막을 형성하고, 제 1 실리콘 라인 및 제 1 산화막에 따라 패터닝하여 제 2 실리콘 라인을 형성하며, 그 상부에 형성된 제 2 산화막 및 제 2 실리콘 라인에 따라 패터닝하여 선폭이 감소한 금속 배선을 형성할 수 있다.Therefore, after the first silicon line is formed on the silicon substrate, a first oxide film is formed thereon, and patterned according to the first silicon line and the first oxide film to form a second silicon line, and the second formed on the second substrate. Patterning may be performed along the oxide film and the second silicon line to form a metal wiring having a reduced line width.

이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통 상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.In the above description, the present invention has been described with reference to preferred embodiments, but the present invention is not necessarily limited thereto. Those skilled in the art to which the present invention pertains have various knowledge without departing from the technical spirit of the present invention. It will be readily appreciated that branch substitutions, modifications and variations are possible.

이상 설명한 바와 같이 본 발명은, 포토레지스트 패턴에 따라 금속 물질을 식각하여 금속 배선을 형성하는 종래 방법과는 달리, 실리콘 기판을 포토레지스트 패턴에 따라 패터닝한 후에 그 상부에 제 1 산화막을 형성하고, 이러한 제 1 산화막 및 실리콘 기판의 상부를 선택 식각하며, 이에 따라 형성된 제 1 산화막 패턴에 따라 실리콘 기판을 패터닝한 후에 제 1 산화막 패턴을 제거하며, 패터닝된 실리콘 기판 상부에 제 2 산화막을 형성하고, 이러한 제 2 산화막 및 실리콘 기판의 상부를 선택 식각하여, 이에 따라 형성된 제 2 산화막 패턴에 따라 금속 물질을 증착한 후, 이를 제거하여 금속 배선을 형성함으로써, 반도체 소자의 형성 과정에서 패터닝된 산화막에 따라 미세 선폭의 금속 배선을 형성할 수 있다.As described above, in the present invention, unlike the conventional method of forming a metal wiring by etching a metal material according to a photoresist pattern, after forming a silicon substrate according to the photoresist pattern, a first oxide film is formed thereon, Selectively etching the first oxide film and the upper portion of the silicon substrate, after removing the first oxide pattern after patterning the silicon substrate according to the formed first oxide pattern, and forming a second oxide layer on the patterned silicon substrate, The upper portion of the second oxide film and the silicon substrate are selectively etched, and a metal material is deposited according to the second oxide film pattern thus formed, and then, the metal material is removed to form metal wires, thereby forming the metal wire according to the patterned oxide film during the formation of the semiconductor device. Metal wiring of a fine line width can be formed.

Claims (4)

포토리소그래피 공정을 이용하여 금속 배선을 형성하는 반도체 소자의 금속 배선을 형성하는 방법으로서,As a method of forming a metal wiring of a semiconductor device for forming a metal wiring using a photolithography process, 실리콘 기판을 제 1 포토레지스트 패턴에 따라 제 1 깊이까지 식각하여 패터닝한 후에, 상기 제 1 포토레지스트 패턴을 제거하는 제 1 단계와,After etching and patterning the silicon substrate to a first depth according to the first photoresist pattern, removing the first photoresist pattern; 상기 패터닝된 실리콘 기판 상에 제 1 산화막을 형성한 후에 이를 상기 실리콘 기판의 상부가 노출되도록 평탄화하는 제 2 단계와,Forming a first oxide film on the patterned silicon substrate and then planarizing it so that an upper portion of the silicon substrate is exposed; 상기 노출된 영역의 실리콘 기판을 상기 제 1 깊이까지 식각한 후에 상기 제 1 산화막의 특정 영역을 상기 제 1 깊이까지 식각하여 제 1 산화막 패턴을 형성하는 제 3 단계와,Etching the exposed silicon substrate to the first depth and then etching a specific region of the first oxide film to the first depth to form a first oxide film pattern; 상기 제 1 산화막 패턴에 따라 상기 실리콘 기판을 제 2 깊이까지 식각하여 패터닝한 후에 상기 제 1 산화막 패턴을 제거하는 제 4 단계와,A fourth step of removing the first oxide pattern after etching and patterning the silicon substrate to a second depth according to the first oxide pattern; 상기 제 2 단계 내지 제 4 단계의 패터닝 과정까지 상기 제 2 깊이 및 제 2 산화막에 따라 재수행하여 상기 실리콘 기판 상에 제 2 산화막 패턴을 형성하는 제 5 단계와,A fifth step of forming a second oxide film pattern on the silicon substrate by performing redistribution according to the second depth and the second oxide film until the patterning process of the second to fourth steps; 상기 제 2 산화막 패턴이 포함된 상기 실리콘 기판 상에 금속 물질을 증착하는 제 6 단계와,Depositing a metal material on the silicon substrate including the second oxide layer pattern; 상기 제 2 산화막 및 제 2 산화막 상부에 증착된 상기 금속 물질을 제거하여 금속 배선을 형성하는 제 7 단계A seventh step of forming a metal wiring by removing the metal material deposited on the second oxide film and the second oxide film; 를 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 산화막 또는 제 2 산화막은, 열산화 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The first oxide film or the second oxide film is formed using a thermal oxidation process. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계에서 상기 실리콘 기판의 식각은, FEP 딥(deep) 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The etching of the silicon substrate in the third step, the method of forming a metal wiring of the semiconductor device, characterized in that performed in the FEP deep method. 제 1 항에 있어서,The method of claim 1, 상기 제 5 단계에서 상기 제 3 단계를 재수행할 때, 상기 제 2 산화막의 특정 영역을 상기 제 2 깊이까지 식각한 후에 상기 노출된 영역의 실리콘 기판을 상기 제 2 깊이까지 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.When the third step is performed again in the fifth step, after etching a specific region of the second oxide layer to the second depth, the semiconductor substrate of the exposed region is etched to the second depth. Method for forming metal wiring of the device.
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