KR100843045B1

KR100843045B1 - Method of manufacturing a overlay vernier in the semiconductor cell

Info

Publication number: KR100843045B1
Application number: KR1020060060353A
Authority: KR
Inventors: 김상민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2008-07-01
Also published as: KR20080001898A

Abstract

본 발명은 반도체 소자의 오버레이 형성 방법에 관한 것으로, 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계, 모버니어 마스크를 사용하여 제 1 산화막을 패터닝하는 단계, 패터닝된 제 1 산화막을 포함한 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 상부에 제 2 산화막을 형성하는 단계, 버니어 형성영역의 내부 중앙에 패턴이 포함된 오버레이 모버니어 오픈 마스크를 사용하여 제 2 산화막을 패터닝하는 단계, 패터닝된 제 2 산화막 및 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계, 셀 영역에 형성된 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법을 포함하고, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 한다.The present invention relates to a method for forming an overlay of a semiconductor device, the method comprising: forming a first oxide film over a vernier forming region and a cell region of a semiconductor substrate on which a lower layer is formed, patterning the first oxide film using a vernier mask, and patterning Forming a polysilicon film along the surface of the semiconductor substrate including the first oxide film, forming a second oxide film on top of the polysilicon film, and using an overlay vernier open mask including a pattern in the inner center of the vernier forming region. Patterning the second oxide film, forming a hard mask film and a SiON film on the patterned second oxide film and the polysilicon film, forming a resist cell pattern on the SiON film formed in the cell region, and overlaying the vernier forming region. Forming a vernier resist pattern; Burleigh, including vernier forming method, and by reducing the difference in level of the chair vernier formation region and the cell forming regions vernier chair prevent focus mismatch when vernier exposure and to advance the overlay step of forming a normal chair vernier pattern.

반도체 메모리 소자, 오버레이, 모버니어, 자버니어, 마스크 레이아웃 Semiconductor Memory Devices, Overlays, Moverier, Zavernier, Mask Layout

Description

Method of manufacturing a overlay vernier in the semiconductor cell

도 1은 종래의 반도체 소자의 형성방법을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional method for forming a semiconductor device.

도 2는 본 발명의 마스크를 나타낸 도면이다.2 is a view showing a mask of the present invention.

도 3(a) 내지 도 3(d)는 도 2를 사용한 오버레이 형성방법을 나타낸 단면도이다.3 (a) to 3 (d) are cross-sectional views illustrating an overlay forming method using FIG. 2.

도 4는 본 발명의 다른 실시예를 나타낸 도면이다.4 is a view showing another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 제 1 산화막101 semiconductor substrate 102 first oxide film

103 : 폴리 실리콘막 104 : 제 2 산화막103 polysilicon film 104 second oxide film

105 : 하드마스크 106 : SiON 막105: hard mask 106: SiON film

107a, 107b : 패턴107a, 107b: pattern

본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 오버레이 버니어 형성방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method of forming an overlay vernier of a semiconductor device.

일반적으로, 리소그라피 공정은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로서 마스킹을 필요로 하는 식각공정이나 이온주입공정 전에 수행된다. 집적소자의 제조공정은 리소그라피 공정 등을 적용하여 다층 패턴을 형성하는 과정으로 이루어지기 때문에 상하부층 패턴간의 정확한 정렬이 요구된다. 오버레이 정확도(overlay accuracy)란 공정의 전후 단계에서 형성된 상하부층 패턴간의 정렬상태를 나타내는 지수로서 소자의 고집적화에 따라 중요한 변수로서 작용한다. 오버레이 정확도는 웨이퍼의 스크라이브 레인(scrtibe lane)에 형성되는 오버레이 버니어(overlay vernier)를 이용하여 측정한다. 또한, 오버레이 측정패턴은 전 스텝(step)에서 형성된 모버니어와 현 스텝에서 형성된 자버니어로 이루어지는데, 모버니어는 실제 셀 패턴과 동일한 물질의 패턴으로 이루어지고, 자버니어는 포토레지스트 패턴으로 이루어진다.In general, a lithography process is a process of performing exposure and development after coating a photoresist on a wafer, and is performed before an etching process or an ion implantation process that requires masking. Since the manufacturing process of the integrated device is a process of forming a multi-layer pattern by applying a lithography process or the like, accurate alignment between upper and lower layer patterns is required. Overlay accuracy is an index indicating the alignment between the upper and lower layer patterns formed at the front and rear stages of the process and serves as an important variable according to the high integration of the device. Overlay accuracy is measured using an overlay vernier formed in the scribe lane of the wafer. In addition, the overlay measurement pattern is composed of a vernier formed in the previous step and a vernier formed in the current step. The vernier consists of a pattern of the same material as the actual cell pattern, and the vernier consists of a photoresist pattern.

도 1은 종래의 반도체 소자의 형성방법을 나타낸 단면도이다. 반도체 소자는 버니어 형성 영역과 셀 영역으로 구분된다. 반도체 기판(11) 상부에 산화막(12)을 형성하고 버니어 패턴의 마스크를 사용하여 제 1 산화막(12)을 식각한다. 결과물 상부에 폴리 실리콘막(13), 제 2 산화막(14), 하드 마스크막(15) 및 SiON 막(16)을 순차적으로 형성한다. 셀 역역의 SiON 막(16) 상부에 포토 마스크 공정을 통해 레지스트 셀 패턴(17a)을 형성한다. 오버레이 모버니어 산화막 패턴이 형성된 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴(17b)을 형성한다. 1 is a cross-sectional view showing a conventional method for forming a semiconductor device. The semiconductor element is divided into a vernier formation region and a cell region. An oxide film 12 is formed on the semiconductor substrate 11 and the first oxide film 12 is etched using a mask of a vernier pattern. The polysilicon film 13, the second oxide film 14, the hard mask film 15, and the SiON film 16 are sequentially formed on the resultant. The resist cell pattern 17a is formed on the SiON film 16 in the cell reverse region through a photo mask process. The overlay vernier resist pattern 17b is formed in the vernier formation region in which the overlay morphene oxide film pattern is formed.

a-카본(a-carbon) 하드 마스크를 사용하는 마스크 공정에 있어서, 후속 마스크공정에서 형성되는 오버레이 자버니어 레지스트 패턴과 정상적인 오버레이 공정을 진행하기 위해서는 반드시 오버레이 모버니어 산화막 패턴의 단차를 형성시켜야 한다. 이를 위해서 모버니어 오픈마스크를 사용하여 모버니어 산화막 패턴위에 형성된 제 2 산화막(14)을 제거해서 단차를 형성한다. 이후 단차가 발생한 모버니어 산화막 패턴위에 a-카본 하드 마스크를 형성하고 이를 보호하기 위해 그 상부에 SiON과 같은 필름을 얇게 캐핑(capping)하고 포토 마스크 공정을 그 상부층에서 진행하게 된다. In a mask process using an a-carbon hard mask, a step between the overlay vernier oxide pattern and the overlay vernier oxide pattern must be formed in order to proceed with the overlay vernier resist pattern formed in the subsequent mask process and the normal overlay process. To this end, a step difference is formed by removing the second oxide film 14 formed on the Moverier oxide film pattern using a Moverier open mask. Then, to form and protect a-carbon hard mask on the stepped Moberier oxide pattern, a thin film such as SiON on top of the thin film (capping) and a photo mask process is performed on the upper layer.

그러나, 후속 마스크 공정 진행시 포토 레지스트 패턴을 형성할 때 셀패턴이 정상적으로 형성되도록 노광초점을 맞추게 되고, 이때 오버레이 모버니어가 형성되는 영역의 자오버레이 패턴은 정상적인 노광 초점에서 벗어나게 된다. 이는, 스크라이브 레인쪽에 형성된 오버레이 모버니어 산화막 패턴의 단차를 형성시키기 위해 모버니어 오픈마스크 후에 제 2 산화막(14)을 제거하여 셀영역과의 단차가 발생되었기 때문이다. However, when the photoresist pattern is formed during the subsequent mask process, the exposure focus is adjusted so that the cell pattern is normally formed. At this time, the overlay pattern of the area where the overlay morpher is formed is out of the normal exposure focus. This is because the second oxide film 14 is removed after the vernier open mask to form the step of the overlay morphological oxide film pattern formed on the scribe lane side, thereby causing a step with the cell region.

따라서 본 발명이 이루고자 하는 기술적 과제는, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 하는 데 있다. Therefore, the technical problem to be achieved by the present invention is to reduce the step difference between the vernier forming region and the cell of the vernier forming region to prevent an inconsistency in focus during exposure of the vernier, thereby performing an overlay process for forming a normal vernier pattern. .

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 오버레이 버니어 형성방법은, 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계, 모버니어 마스크를 사용하여 제 1 산화막을 패터닝하는 단계, 패터닝된 제 1 산화막을 포함한 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 상부에 제 2 산화막을 형성하는 단계, 버니어 형성영역의 내부 중앙에 패턴이 포함된 오버레이 모버니어 오픈 마스크를 사용하여 제 2 산화막을 패터닝하는 단계, 패터닝된 제 2 산화막 및 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계, 셀 영역에 형성된 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법을 포함한다. According to an aspect of the present invention, there is provided a method of forming an overlay vernier of a semiconductor device, the method including forming a first oxide layer on a vernier forming region and a cell region of a semiconductor substrate on which a lower layer is formed, using a vernier mask Patterning an oxide film, forming a polysilicon film along a surface of the semiconductor substrate including the patterned first oxide film, forming a second oxide film on top of the polysilicon film, and including a pattern in the inner center of the vernier forming region Patterning the second oxide film using the overlayed Movernier open mask, forming a hard mask film and a SiON film on the patterned second oxide film and the polysilicon film, and forming a resist cell pattern on the SiON film formed in the cell region. The overlay vernier resist pattern is formed in the vernier formation region. Includes an overlay vernier method for forming a semiconductor device comprising the steps:

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 마스크를 나타낸 도면이다. (a)는 제 1 산화막 형성 후에 산화막을 식각하기 위한 오버레이 모버니어 마스크 레이아웃이다. 마스크는 크롬(Cr) 영역(A)과 크롬이 없는 영역(B)으로 구분되어 형성된다. 크롬이 없는 영역 의 산화막이 식각되도록 하여 버니어 형성 영역과 셀 영역으로 구분한다. (b)는 제 2 산화막을 식각하기 위해 오버레이 모버니어 영역을 오픈(open)하는 마스크의 레이아웃이다. 이때, 버니어 형성 영역에 크롬 영역을 추가하여 마스크를 형성한다. 상기 마스크를 사용하여 버니어 형성 영역의 제 2 산화막 식각을 하지 않는다. 그러면 버니어 형성 영역과 셀 영역간의 단차가 줄어들게 되어 초점을 맞추기가 용이해 진다. 상기 마스크를 사용한 반도체 소자의 형성 방법은 도 3과 같다.2 is a view showing a mask of the present invention. (a) is an overlay vernier mask layout for etching the oxide film after formation of the first oxide film. The mask is formed by dividing the chromium (Cr) region (A) and the chromium-free region (B). The oxide film in the chromium-free region is etched into a vernier forming region and a cell region. (b) is a layout of a mask that opens the overlay morpherical region to etch the second oxide film. At this time, a chrome region is added to the vernier forming region to form a mask. The second oxide film is not etched in the vernier forming region using the mask. This reduces the step between the vernier forming region and the cell region, making it easier to focus. The method of forming a semiconductor device using the mask is as shown in FIG. 3.

도 3(a) 내지 도 3(d)는 도 2를 사용한 오버레이 형성방법을 나타내는 단면도이다. 3 (a) to 3 (d) are cross-sectional views illustrating an overlay forming method using FIG. 2.

도 3(a)를 참조하면, 하부층(미도시)이 형성된 반도체 기판(101)의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막(102)을 형성한다. 제 1 산화막(102)을 도 2(a)의 모버니어 마스크를 사용하여 식각한다. 그러면, 버니어 영역과 셀 영역에 패턴이 형성된다. 형성된 결과물 상부에 폴리 실리콘막(103)을 형성한 후 제 2 산화막(104)을 결과물의 전면이 덮이도록 매립한다. Referring to FIG. 3A, a first oxide layer 102 is formed on the vernier formation region and the cell region of the semiconductor substrate 101 on which the lower layer (not shown) is formed. The first oxide film 102 is etched using the vernier mask of Fig. 2A. Then, a pattern is formed in the vernier region and the cell region. After the polysilicon layer 103 is formed on the resultant, the second oxide layer 104 is embedded to cover the entire surface of the resultant.

도 3(b)를 참조하면, 제 2 산화막(104) 상부를 화학적 기계적 연마(CMP)공정을 통해 평탄화한다. 이때, 폴리 실리콘막(103)이 드러나지 않도록 한다.Referring to FIG. 3B, the upper portion of the second oxide film 104 is planarized through a chemical mechanical polishing (CMP) process. At this time, the polysilicon film 103 is not exposed.

도 3(c)를 참조하면, 도 2(b)의 모버니어 오픈 마스크를 사용하여 식각한다. 버니어 형성 영역의 자버니어 패턴영역(V)과 셀 영역의 셀 패턴 영역(C)을 제외한 나머지 영역의 제 2 산화막(104)은 식각되어 폴리 실리콘막(103)이 드러나도록 한다. 이때, 식각 장비로는 RIE, ME-RIE, ICP, ECR, 헬리콘(helicon) 등을 사용할 수 있고 플라즈마 타입에 상관없이 모든 종류의 에처(etcher)를 사용할 수 있다. Referring to FIG. 3 (c), etching is performed using the vernier open mask of FIG. 2 (b). The second oxide film 104 in the remaining regions except for the vernier pattern region V of the vernier forming region and the cell pattern region C of the cell region is etched to expose the polysilicon layer 103. In this case, as the etching equipment, RIE, ME-RIE, ICP, ECR, helicon, etc. may be used, and all kinds of etches may be used regardless of the plasma type.

도 3(d)를 참조하면, 도 3(c)에서 형성된 결과물 전면에 카본 하드마스크(105)를 형성하고 이를 보호하기 위해 SiON 막(106)을 카본 하드마스크(105) 상부에 형성한다. 셀 영역의 셀 패턴 영역(C) 상부에 셀 영역 패턴(107a)을 형성한다. 자버니어 패턴영역(V) 상부에 자버니어 패턴(107b)을 형성한다. 자버니어 패턴(107b)과 셀 영역 패턴(107a)은 높이가 같거나 또는 자버니어 패턴(107b)이 더 낮도록 형성한다. 따라서, 차후 진행되는 포토 마스크 공정시 자버니어 패턴의 디포커스(defocus)를 방지하여 원하는 자버니어 패턴을 형성할 수 있다. Referring to FIG. 3 (d), the SiON film 106 is formed on the carbon hard mask 105 to form and protect the carbon hard mask 105 on the entire surface of the resultant formed in FIG. 3 (c). The cell region pattern 107a is formed on the cell pattern region C of the cell region. A vernier pattern 107b is formed on the vernier pattern region V. FIG. The vernier pattern 107b and the cell region pattern 107a are formed to have the same height or have a lower vernier pattern 107b. Therefore, the defocusing of the vernier pattern may be prevented in a subsequent photo mask process to form a desired vernier pattern.

도 4는 본 발명의 다른 실시예를 나타낸 도면이다. 도 4(a)는 버니어 형성 영역에 크롬 마스크를 추가한다. 도 3(a)에서 제 1 산화막(102) 식각시 버니어 형성 영역에 제 1 산화막(102)을 잔류시켜 높이를 유지함으로써 버니어 형성 영역과 셀 영역간의 높이차를 줄일 수 있다. 4 is a view showing another embodiment of the present invention. 4 (a) adds a chrome mask to the vernier forming region. In FIG. 3A, when the first oxide film 102 is etched, the first oxide film 102 is left in the vernier formation region to maintain the height, thereby reducing the height difference between the vernier formation region and the cell region.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 형성방법은, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니 어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 할 수 있다.As described above, in the overlay forming method of the semiconductor device according to the present invention, by reducing the step difference between the vernier forming region of the vernier forming region and the cell, focal mismatch is prevented during the exposure of the vernier, thereby forming a normal vernier pattern. The overlay process may be performed.

Claims

Forming a first oxide film on the vernier forming region and the cell region of the semiconductor substrate on which the lower layer is formed;

Patterning the first oxide film using a vernier mask;

Forming a polysilicon film along a surface of the semiconductor substrate including the patterned first oxide film;

Forming a second oxide film on the polysilicon film;

Patterning the second oxide layer using an overlay morpherian open mask including a pattern in an inner center of the vernier forming region;

Forming a hard mask film and a SiON film on top of the patterned second oxide film and the polysilicon film; And

Forming a resist cell pattern on the SiON film formed in the cell region, and forming an overlay vernier resist pattern on the vernier forming region.

Patterning the first oxide film using a vernier mask including a pattern in an inner center of the vernier forming region;

Forming a polysilicon film along a surface of the patterned first oxide film and the semiconductor substrate;

Forming a second oxide film to completely fill the polysilicon film;

Patterning the second oxide film using an overlay morphier open mask;

The method of claim 1,

The overlay vernier open mask is a method of forming an overlay vernier of a semiconductor device by adding a chrome pattern in the center of the vernier forming region to prevent the etching of the internal region of the second oxide film to reduce the height difference from the cell region.

The method of claim 2,

The overlay vernier mask is a method of forming an overlay vernier of the semiconductor device to reduce the height difference from the cell region by adding a chrome pattern in the inner center of the vernier forming region to prevent etching of the inner region of the first oxide film.