KR100559619B1 - Align mark for measuring overlay between layers and fabrication method thereof - Google Patents

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KR100559619B1 KR1020030060926A KR20030060926A KR100559619B1 KR 100559619 B1 KR100559619 B1 KR 100559619B1 KR 1020030060926 A KR1020030060926 A KR 1020030060926A KR 20030060926 A KR20030060926 A KR 20030060926A KR 100559619 B1 KR100559619 B1 KR 100559619B1
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Abstract

본 발명은 실리콘 기판 상에 형성되어 층간 중첩도 측정에 이용되는 정렬 마크의 굴곡 비대칭을 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 중첩도 측정용 정렬 마크를 실리콘 기판 위에 형성하는 종래 방식과는 달리, 중첩도 측정용 정렬 마크를 활성 영역 위에 직접 형성하여 정렬 마크의 깊이를 크게, 즉 단차를 크게 하여 정렬 마크의 굴곡 대칭성을 증진시켜 줌으로써, 굴곡 대칭성 저하에 기인하는 중첩도의 측정 오차를 감소시켜 중첩도 측정의 정확도를 증진시킬 수 있는 것이다.The present invention is to be formed on the silicon substrate to prevent the bending asymmetry of the alignment mark used for interlayer overlapping measurement, the present invention is to provide an alignment mark for measuring the overlapping degree on the silicon substrate In contrast, the alignment mark for measuring the degree of overlap is formed directly on the active area to increase the depth of the alignment mark, that is, to increase the step symmetry to increase the bending symmetry of the alignment mark. It can be reduced to increase the accuracy of the overlap measurement.

Description

중첩도 측정용 정렬 마크 및 그 제조 방법{ALIGN MARK FOR MEASURING OVERLAY BETWEEN LAYERS AND FABRICATION METHOD THEREOF}Alignment mark for measuring the degree of overlap and manufacturing method thereof {ALIGN MARK FOR MEASURING OVERLAY BETWEEN LAYERS AND FABRICATION METHOD THEREOF}

도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 층간 중첩도를 측정하는데 사용되는 정렬 마크를 제조하는 과정을 도시한 공정 순서도,1A to 1D are process flowcharts illustrating a process of manufacturing an alignment mark used to measure interlayer overlap of a semiconductor device according to a preferred embodiment of the present invention;

도 2는 중첩도 측정을 위한 정렬 마크의 깊이에 따라 층간 정렬이 미스 매칭되는 실험 결과를 보여주는 실험 그래프,FIG. 2 is an experimental graph showing an experimental result in which the interlayer alignment is mismatched according to the depth of an alignment mark for measuring overlapping degree.

도 3a 내지 3d는 종래 방법에 따라 반도체 소자의 층간 중첩도를 측정하는데 사용되는 정렬 마크를 제조하는 과정을 도시한 공정 순서도,3A to 3D are process flowcharts illustrating a process of manufacturing an alignment mark used to measure the degree of overlap between layers of a semiconductor device according to a conventional method;

도 4는 종래 방법에 따라 웨이퍼 상에 형성한 중첩도 측정용 정렬 마크를 촬상한 단면 사진.Fig. 4 is a cross-sectional photograph of an alignment mark for measuring the overlapping degree formed on a wafer according to a conventional method.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

102 : 실리콘 기판 104 : 활성 영역102 silicon substrate 104 active region

106 : 산화막 108 : 정렬 마크용 홈106: oxide film 108: groove for alignment mark

110 : 측정 패턴 112 : 제1내부 패턴110: measurement pattern 112: first internal pattern

114 : 금속 패턴 116 : 제2내부 패턴114: metal pattern 116: second internal pattern

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자를 제조할 때 사용되는 포토리쏘그라피 공정(포토레지스트 도포, 노광, 현상 공정 등)에서 임의의 패턴으로 패터닝되는 각 층들간의 중첩도를 측정하는데 적합한 중첩도 측정용 정렬 마크 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to the degree of overlap between layers patterned in an arbitrary pattern in a photolithography process (photoresist coating, exposure, development process, etc.) used in manufacturing a semiconductor device. It relates to an alignment mark for measuring degree of overlap suitable for measuring and a method of manufacturing the same.

잘 알려진 바와 같이, 반도체 소자는 다양한 막(예를 들면, 실리콘막, 산화막, 필드 산화막, 폴리 실리콘막, 금속 배선막 등)이 임의의 패턴으로 패터닝되어 다층 구조로 적층되는 형태를 갖는데, 이러한 다층 구조의 반도체 소자를 제조하는데 있어서는 증착 공정, 산화 공정, 포토리쏘그라피 공정 또는 패터닝 공정, 에칭 공정, 세정 공정, 린스 공정 등과 같은 여러 가지 다양한 공정들을 필요로 한다.As is well known, semiconductor devices have a form in which various films (eg, silicon film, oxide film, field oxide film, polysilicon film, metal wiring film, etc.) are patterned in an arbitrary pattern and stacked in a multilayer structure. Manufacturing a semiconductor device having a structure requires a variety of various processes such as a deposition process, an oxidation process, a photolithography process or a patterning process, an etching process, a cleaning process, a rinsing process, and the like.

여기에서, 패터닝 공정(포토리쏘그라피 공정)은 웨이퍼 상에 포토레지스트 물질을 도포하고, 레티클을 통해 레이저빔 등을 주사하며(노광 공정), 이어서 현상 공정을 수행하여 웨이퍼 상의 포토레지스트 물질을 선택적으로 제거함으로써, 웨이퍼 상에 레티클 상의 회로 패턴을 전사하는 방식으로 웨이퍼 상에 마스크 패턴(또는 포토레지스트 패턴)을 형성하는 공정이다.Here, the patterning process (photolithography process) applies a photoresist material on the wafer, scans a laser beam or the like through a reticle (exposure process), and then performs a developing process to selectively select the photoresist material on the wafer. By removing, it is a process of forming a mask pattern (or photoresist pattern) on the wafer by transferring the circuit pattern on the reticle on the wafer.

이때, 레티클은 노광 공정을 수행하기 전에 얼라인(정렬), 즉 레티클을 노광 장비의 레티클 스테이지에 로딩한 후 웨이퍼 스테이지 얼라인 마크, 레티클 얼라인 마크 등을 이용하여 얼라인되는데, 이러한 얼라인 공정을 통해 정렬된 레티클을 이용하여 노광 공정이 수행된다.At this time, the reticle is aligned (aligned) before performing the exposure process, that is, the reticle is loaded on the reticle stage of the exposure apparatus, and then aligned using a wafer stage alignment mark, a reticle alignment mark, and the like. The exposure process is performed using the reticles aligned through.

한편, 레티클의 패턴을 웨이퍼 상에 반복적으로 전사하기 위해서는 디바이스 의 동작과는 연관이 없는 제조상에 반드시 필요한 여러 가지 패턴(예를 들면, 테스트 패턴, 모니터링 박스, 중첩도 측정용 마크 등)들이 요구되는데, 여기에서 본 발명은 중첩도 측정용 정렬 마크에 관련된다.On the other hand, in order to repeatedly transfer the pattern of the reticle onto the wafer, various patterns necessary for manufacturing that are not related to the operation of the device (for example, a test pattern, a monitoring box, a mark for overlapping measurement, etc.) are required. Herein, the present invention relates to an alignment mark for measuring overlapping degree.

다른 한편, 임의의 층에 대한 패터닝을 위해 패터닝 공정을 수행할 때 포토레지스트 물질을 노광하는 빔의 회절 등에 기인하여 비노광 영역, 즉 노광을 원하지 않는 부분에까지 노광이 확산되어 마스크 패턴의 크기가 변화될 수 있으며, 그로 인해 마스크 패턴의 하부에 형성된 층의 패턴 크기가 변화하게 된다는 문제가 야기될 수 있다.On the other hand, when the patterning process is performed for patterning an arbitrary layer, exposure is diffused to an unexposed area, i.e., an undesired area due to diffraction of a beam exposing the photoresist material, thereby changing the size of the mask pattern. This may cause a problem that the pattern size of the layer formed under the mask pattern is changed.

따라서, 상기한 바와 같은 점을 고려하여 패터닝 공정을 통해 임의의 층상에 마스크 패턴을 형성한 다음 그 마스크 패턴이 목표 위치에 정확하게 정렬되었는지를 검사, 예를 들면 중첩도(overlay) 측정 장비 등을 이용하여 마스크 패턴과 하부층간의 중첩도(overlay)를 검사하는 공정을 수행한다.Accordingly, in view of the above, a pattern of masks is formed on an arbitrary layer through a patterning process, and then the mask pattern is accurately aligned at a target position, for example, using an overlay measuring device or the like. The process of inspecting the overlay between the mask pattern and the lower layer is performed.

즉, 반도체 제조 공정 중에 웨이퍼의 스크라이브라인 상에 중첩도 측정을 위한 임의의 정렬 마크를 형성하고, 이 형성된 정렬 마크를 이용하여 상부층(예를 들면, 마스크 패턴)과 하부층(예를 들면, 산화막, 질화막 등)간의 중첩도를 검사한다.That is, an arbitrary alignment mark for overlapping measurement is formed on the scribebrain of the wafer during the semiconductor manufacturing process, and the upper alignment layer (eg, mask pattern) and the lower layer (eg, oxide film, The degree of overlap between the nitride films, etc. is examined.

도 3a 내지 3d는 종래 방법에 따라 반도체 소자의 층간 중첩도를 측정하는데 사용되는 정렬 마크를 제조하는 과정을 도시한 공정 순서도이다.3A to 3D are process flow diagrams illustrating a process for manufacturing alignment marks used to measure the degree of overlap between layers of a semiconductor device in accordance with conventional methods.

도 3a를 참조하면, 실리콘 기판(302) 상에 활성(action) 영역(304)을 형성하고, 이어서 증착 공정을 수행하여 실리콘 기판(302)의 전면에 산화막(306)을 형성 하며, 이후 포토리쏘그라피 공정을 통해 산화막(306)의 상부에 식각 마스크를 형성한 후 이를 이용하여 산화막(306)의 일부를 선택적으로 제거하여 실리콘 기판(302)의 상부 일부를 노출시킴으로서, 일 예로서 도 3b에 도시된 바와 같이, 정렬 마크용 홈(307)을 형성한다.Referring to FIG. 3A, the active region 304 is formed on the silicon substrate 302, and then an oxide layer 306 is formed on the entire surface of the silicon substrate 302 by performing a deposition process, and then photolithography. An etching mask is formed on the oxide layer 306 through the graphitic process, and then a portion of the oxide layer 306 is selectively removed to expose the upper portion of the silicon substrate 302 by using the same, as shown in FIG. 3B. As shown, the alignment mark grooves 307 are formed.

다음에, 스퍼터링 등의 공정을 수행하여 실리콘 기판(302)의 전면에 텅스턴 등의 금속 물질을 형성한 후 CMP 등을 이용하여 실리콘 기판(302) 상에 형성된 텅스턴을 제거함으로서, 일 예로서 도 3c에 도시된 바와 같이, 정렬 마크용 홈(307)의 내부에 제1내부 패턴(310)을 갖는 금속성의 측정 패턴(308)을 형성한다. 이때, 실리콘 기판(302)에 형성되는 텅스턴은 정렬 마크용 홈(307)이 완전히 매립되지 않는 정도의 두께로 형성, 즉 제1내부 패턴(310)이 형성될 정도의 두께로 형성하는 것이 필요하다.Next, a metal material such as tungsten is formed on the entire surface of the silicon substrate 302 by performing a process such as sputtering, and then the tungsten formed on the silicon substrate 302 is removed using CMP, for example. As shown in FIG. 3C, a metallic measurement pattern 308 having a first internal pattern 310 is formed in the alignment mark groove 307. In this case, the tungsten formed in the silicon substrate 302 needs to be formed to a thickness such that the grooves 307 for alignment marks are not completely embedded, that is, to have a thickness such that the first internal pattern 310 is formed. Do.

이어서, 스퍼터링 등의 공정을 수행하여 실리콘 기판(302)의 전면에 알루미늄 등의 금속 패턴(312)을 형성하면, 제1내부 패턴(310)의 상부에서 단차로 인해 제2내부 패턴(314)이 형성됨으로써, 일 예로서 도 3d에 도시된 바와 같이, 중첩도 측정용 정렬 마크가 완성된다.Subsequently, when a metal pattern 312 such as aluminum is formed on the entire surface of the silicon substrate 302 by performing a process such as sputtering, the second internal pattern 314 may be formed due to a step on the upper portion of the first internal pattern 310. By being formed, as shown in FIG. 3D as an example, an alignment mark for measuring overlapping degree is completed.

따라서, 상술한 바와 같은 일련의 과정을 통해 형성한 정렬 마크를 중첩도 측정용 장비로 측정함으로서 실리콘 기판의 층간 중첩도를 측정하게 된다.Therefore, by measuring the alignment mark formed through a series of processes as described above with the equipment for measuring the degree of overlap, the degree of overlap between layers of the silicon substrate is measured.

이때, 층간 중첩도의 측정은 정렬 마크 위에 형성된 금속 패턴의 굴곡을 측정하는 것이므로 굴곡이 정확하게 대칭적으로 형성되어야만 정확한 값을 측정할 수 있다. 그러나, 상술한 종래 방법의 경우 정렬 마크의 단차가 적기 때문에 셀프 섀 도잉(self-shadowing) 효과가 야기되어 굴곡이 비대칭으로 되는 문제가 있으며, 이러한 문제는 결국 층간 중첩도 측정의 정밀도를 저하시키는 요인으로 작용하고 있다. 이러한 섀도잉(self-shadowing) 효과에 기인하는 굴곡이 비대칭 현상에 대해서는 Overlay Accuracy Metal Layer Study. SPIE, Vol. 4689, pp 273-279, 2002 에 상세하게 소개되어 있다.In this case, since the measurement of the degree of overlap between layers is to measure the bending of the metal pattern formed on the alignment mark, the accurate value can be measured only when the bending is accurately formed symmetrically. However, the conventional method described above has a problem that the self-shadowing effect is caused by the small step of the alignment mark, resulting in asymmetry of the bend, and this problem is a factor that ultimately lowers the accuracy of the interlayer overlap measurement. It is working. For the asymmetry of the curvature caused by this self-shadowing effect, the Overlay Accuracy Metal Layer Study. SPIE, Vol. 4689, pp 273-279, 2002.

상기한 종래 기술의 문제점을 입증하기 위하여, 본 발명의 발명자는 종래 방법에 따라 실리콘 기판 상에 중첩도 측정용 정렬 마크를 형성하였으며, 그 결과 단면을 샘 장비로 촬상하였으며, 그 촬상 사진은 도 4에 도시된 바와 같으며, 실험 결과로서 알 수 있는 바와 같이, 섀도잉(self-shadowing) 효과에 기인하는 굴곡이 비대칭으로 인해 실제 위치와 판독 위치간에 오차가 발생, 즉 판독 에러가 발생하게 됨을 명백하게 알 수 있었다.In order to prove the above-mentioned problems of the prior art, the inventor of the present invention formed an alignment mark for measuring the overlapping degree on a silicon substrate according to the conventional method, and as a result, the cross section was captured by the fountain equipment, and the photographed image is shown in FIG. As can be seen from the experiment and as can be seen from the experimental results, the asymmetry of the curvature due to the self-shadowing effect causes an error between the actual position and the reading position, ie a reading error occurs. Could know.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 실리콘 기판 상에 형성되어 층간 중첩도 측정에 이용되는 정렬 마크의 굴곡 비대칭을 방지할 수 있는 중첩도 측정용 정렬 마크 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems of the prior art, to provide an alignment mark for measuring the overlapping degree and a method of manufacturing the same, which can be formed on the silicon substrate to prevent the bending asymmetry of the alignment mark used for interlayer overlapping measurement. Its purpose is to.

상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 실리콘 기판에 활성영역이 형성된 반도체 소자의 층간 중첩도를 측정하는데 사용하기 위한 정렬 마크에 있어서, 상기 실리콘 기판상에 형성된 산화막과, 상기 산화막의 일부와 그 하부의 활성영역 일부가 제거되어 상기 실리콘 기판의 상부를 노출시키는 형태로 된 정렬마크용 홈과, 상기 정렬마크용 홈의 내벽을 따라 형성되며, 중첩도 측정용의 제1 내부패턴을 갖는 측정 패턴과, 상기 측정 패턴이 형성된 상기 실리콘 기판의 전면에 형성되며, 상기 제1 내부패턴과 단차를 형성하는 중첩도 측정용의 제2 내부패턴을 갖는 금속 패턴을 포함하는 반도체 소자의 층간 중첩도 측정용 정렬마크를 제공한다.According to an aspect of the present invention, there is provided an alignment mark for use in measuring an overlap between layers of a semiconductor device in which an active region is formed on a silicon substrate, the oxide film being formed on the silicon substrate and the oxide film. A portion of the alignment mark groove formed to expose the upper portion of the silicon substrate by removing a portion and a portion of the active region below the silicon substrate is formed along the inner wall of the alignment mark groove. An interlayer overlap of a semiconductor device including a measurement pattern having a metal pattern having a measurement pattern having a second internal pattern formed on an entire surface of the silicon substrate on which the measurement pattern is formed and forming a step with the first internal pattern; An alignment mark for measuring a degree is provided.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 반도체 소자의 층간 중첩도를 측정하는데 사용하기 위한 정렬 마크를 제조하는 방법에 있어서, 실리콘 기판 상부에 활성영역을 형성하는 단계와, 상기 활성영역이 형성된 실리콘 기판 상부에 산화막을 증착하는 단계와, 상기 산화막을 패터닝한 후, 활성영역까지 식각하여 실리콘 기판 상부를 선택적으로 노출시키는 단계와, 상기 선택적으로 노출된 실리콘 기판 내벽에 중첩도 측정용의 제1 내부패턴을 형성하는 단계와, 상기 제1 내부패턴 상부와 산화막 상부에 금속층을 전면 증착하여 상기 제1 내부패턴과 단차를 형성하도록 중첩도 측정용의 제2 내부패턴을 형성하는 단계를 포함하는 반도체 소자의 층간 중첩도 측정용 정렬마크 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing an alignment mark for use in measuring the degree of overlap between layers of a semiconductor device, the method comprising: forming an active region on a silicon substrate; Depositing an oxide film on the formed silicon substrate, etching the active layer and etching the active layer to selectively expose the upper portion of the silicon substrate, and measuring overlapping degree on the selectively exposed silicon substrate inner wall. Forming a first internal pattern, and forming a second internal pattern for overlapping measurement to form a step with the first internal pattern by depositing a metal layer on the first internal pattern and the oxide layer on the entire surface. It provides a method for manufacturing an alignment mark for measuring the overlap between layers of a semiconductor device.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 중첩도 측정용 정렬 마크를 실리콘 기판 위에 형성하는 전술한 종래 방식과는 달리, 중첩도 측정용 정렬 마크를 활성 영역 위에 직접 형성하여 정렬 마크의 깊이를 크게(즉, 단차를 크게) 해 준다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is that, unlike the above-described conventional method of forming an alignment mark for overlapping measurement on a silicon substrate, an alignment mark for overlapping measurement is formed directly on the active area to increase the depth of the alignment mark (that is, By increasing the step, it is possible to easily achieve the object of the present invention through such technical means.

도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 층간 중첩도를 측정하는데 사용되는 정렬 마크를 제조하는 과정을 도시한 공정 순서도이다.1A to 1D are process flowcharts illustrating a process of manufacturing an alignment mark used to measure the degree of overlap between layers of a semiconductor device in accordance with a preferred embodiment of the present invention.

도 1a를 참조하면, 실리콘 기판(102) 상에 활성(action) 영역(104)을 형성하고, 이어서 증착 공정을 수행하여 실리콘 기판(102)의 전면에 산화막(106)을 형성 하며, 이후 포토리쏘그라피 공정을 수행하여 산화막(106)의 상부에 임의의 패턴을 갖는 식각 마스크(도시 생략)를 형성한다.Referring to FIG. 1A, an active region 104 is formed on a silicon substrate 102, followed by a deposition process to form an oxide film 106 on the entire surface of the silicon substrate 102, and then photolithography. The grafting process is performed to form an etching mask (not shown) having an arbitrary pattern on the oxide film 106.

이후, 식각 마스크를 이용하는 식각 공정을 수행하여 산화막(106)과 활성 영역(104)의 일부를 선택적으로 순차 제거하여 실리콘 기판(102)의 상부 일부를 노출시킴으로서, 정렬 마크용 홈(108)을 형성한다. 이러한 정렬 마크용 홈(108) 형성은, 예를 들면 섈로우 트랜치 분리막(Shallow Trench Isolation; STI)을 형성할 때 동시에 형성할 수 있다. 여기에서, 활성 영역(104)은 TEOS를 사용할 수 있는데, TEOS의 경우 실리콘에 비해 식각율이 높기 때문에 산화막(106)의 과다식각(Over Etch) 을 통해 간단하게 정렬 마크용 홈(108)을 형성할 수 있다.Thereafter, an etch process using an etch mask is performed to selectively remove portions of the oxide layer 106 and the active region 104 to expose portions of the upper portion of the silicon substrate 102 to form grooves 108 for alignment marks. do. The formation of the alignment mark grooves 108 may be formed at the same time, for example, when forming a shallow trench isolation (STI). Here, the active region 104 may use TEOS. Since the etching rate of TEOS is higher than that of silicon, the groove 108 for alignment marks is simply formed through overetching of the oxide layer 106. can do.

즉, 본 발명에서는, 활성 영역이 아닌 실리콘 기판 상에 중첩도 측정용 정렬 마크를 형성하는 전술한 종래 방식과는 달리, 활성 영역에 중첩도 측정용 정렬 마크를 형성하는데, 이것은 후속하는 공정을 통해 형성할 정렬 마크의 깊이(즉, 단차)를 크게 하여 후속하는 공정을 통해 형성될 금속 패턴의 굴곡(즉, 정렬 마크용 홈 부분에서의 굴곡)이 큰 대칭성을 갖도록 하기 위함이다.That is, in the present invention, unlike the above-described conventional method of forming the alignment mark for measuring the overlapping degree on the silicon substrate and not the active region, the alignment mark for measuring the overlapping degree is formed in the active area, which is obtained through the following process. This is to increase the depth of the alignment mark to be formed (ie, the step) so that the bending of the metal pattern to be formed (that is, the bending in the groove portion for the alignment mark) through the subsequent process has a large symmetry.

다음에, CVD(Chemical Vapor Deposition) 혹은 스퍼터링(Sputtering Method) 등의 공정을 수행하여 실리콘 기판(102)의 전면에 텅스턴 등의 금속 물질을 형성한 후 평탄화 공정을 수행하여 실리콘 기판(102) 상에 형성된 텅스턴을 제거함으로서, 일 예로서 도 1c에 도시된 바와 같이, 정렬 마크용 홈(108)의 내부에 제1내부 패턴(112)을 갖는 금속성의 측정 패턴(110)을 형성한다. 이때, 평탄화 공정으로 CMP 공정를 이용하였으며, 실리콘 기판(102)에 형성되는 텅스턴은 정렬 마크용 홈(108)이 완전히 매립되지 않는 정도의 두께로 형성, 즉 제1내부 패턴(112)이 형성될 정도의 두께로 형성하는 것이 필요하다.Next, a metal material such as tungsten is formed on the entire surface of the silicon substrate 102 by performing a process such as chemical vapor deposition (CVD) or sputtering method, and then a planarization process is performed on the silicon substrate 102. By removing the tungsten formed thereon, as an example, as shown in FIG. 1C, the metallic measurement pattern 110 having the first internal pattern 112 is formed inside the groove 108 for the alignment mark. At this time, the CMP process was used as the planarization process, and the tungsten formed in the silicon substrate 102 was formed to a thickness such that the groove 108 for the alignment mark was not completely embedded, that is, the first internal pattern 112 was formed. It is necessary to form the thickness of the degree.

이어서, 실리콘 기판(102)의 전면에 알루미늄 등의 금속 패턴(114)을 형성하면, 제1내부 패턴(112)의 상부에서 단차로 인해 제2내부 패턴(116), 즉 큰 단차를 갖는 제2내부 패턴이 형성됨으로써, 일 예로서 도 1d에 도시된 바와 같이, 중첩도 측정용 정렬 마크가 완성된다. 이 때, 실리콘 기판(102) 전면에 알루미늄 등의 금속 패턴을 형성하는 방법은 CVD 혹은 스퍼터링(sputtering) 방법을 이용한다.Subsequently, when the metal pattern 114, such as aluminum, is formed on the entire surface of the silicon substrate 102, the second internal pattern 116, that is, the second having a large step, due to the step on the top of the first internal pattern 112. By forming the inner pattern, as shown in FIG. 1D as an example, an alignment mark for measuring overlapping degree is completed. At this time, a method of forming a metal pattern such as aluminum on the entire surface of the silicon substrate 102 uses a CVD or sputtering method.

따라서, 본 발명에 따르면, 정렬 마크의 단차를 높여 굴곡의 대칭성을 증진시켜 줌으로써 중첩도 측정의 오차를 개선할 수 있다.Therefore, according to the present invention, it is possible to improve the error of overlapping measurement by increasing the step of the alignment mark to improve the symmetry of the bend.

상술한 바와 같은 본 발명의 효과 입증을 위하여, 본 발명의 발명자는 정렬 마크의 깊이에 대해 정렬 미스 매칭이 어떻게 발생하는 지에 대한 실험을 하였으며, 그 실험 결과는 도 2의 그래프에 도시된 바와 같다. 즉, 도 2의 실험 결과 그래프로부터 명백한 바와 같이, 정렬 마크가 깊을수록(즉, 단차가 클수록) 정렬 미스 현상이 개선됨을 알 수 있었다.In order to prove the effect of the present invention as described above, the inventor of the present invention has experimented how the alignment mismatch occurs with respect to the depth of the alignment mark, the experimental results are shown in the graph of FIG. That is, as apparent from the experimental result graph of FIG. 2, it was found that the deeper the alignment mark (that is, the larger the step), the better the misalignment phenomenon.

이상 설명한 바와 같이 본 발명에 따르면, 중첩도 측정용 정렬 마크를 실리콘 기판 위에 형성하는 전술한 종래 방식과는 달리, 중첩도 측정용 정렬 마크를 활성 영역 위에 직접 형성하여 정렬 마크의 깊이를 크게, 즉 단차를 크게 하여 정렬 마크의 굴곡 대칭성을 증진시켜 줌으로써, 굴곡 대칭성 저하에 기인하는 중첩도의 측정 오차를 감소시켜 중첩도 측정의 정확도를 증진시킬 수 있다.As described above, according to the present invention, unlike the above-described conventional method of forming the alignment mark for overlapping measurement on the silicon substrate, the depth of alignment mark is increased by forming the alignment mark for overlapping measurement directly on the active area. By increasing the step height to increase the bending symmetry of the alignment mark, it is possible to reduce the measurement error of the degree of overlap due to the decrease in the degree of bending symmetry, thereby improving the accuracy of the degree of overlap measurement.

Claims (3)

실리콘 기판에 활성영역이 형성된 반도체 소자의 층간 중첩도를 측정하는데 사용하기 위한 정렬 마크에 있어서,An alignment mark for use in measuring the degree of overlap between layers of a semiconductor device having an active region formed on a silicon substrate, 상기 실리콘 기판상에 형성된 산화막과,An oxide film formed on the silicon substrate; 상기 산화막의 일부와 그 하부의 활성영역 일부가 제거되어 상기 실리콘 기판의 상부를 노출시키는 형태로 된 정렬마크용 홈과,A groove for an alignment mark in which a portion of the oxide film and a portion of an active region under the oxide film are removed to expose an upper portion of the silicon substrate; 상기 정렬마크용 홈의 내벽을 따라 형성되며, 중첩도 측정용의 제1 내부패턴을 갖는 측정 패턴과,A measurement pattern formed along an inner wall of the alignment mark groove and having a first internal pattern for measuring overlapping degree; 상기 측정 패턴이 형성된 상기 실리콘 기판의 전면에 형성되며, 상기 제1 내부패턴과 단차를 형성하는 중첩도 측정용의 제2 내부패턴을 갖는 금속 패턴A metal pattern formed on an entire surface of the silicon substrate on which the measurement pattern is formed, and having a second internal pattern for overlapping measurement that forms a step with the first internal pattern; 을 포함하는 반도체 소자의 층간 중첩도 측정용 정렬마크.Alignment mark for measuring the overlap between layers of a semiconductor device comprising a. 반도체 소자의 층간 중첩도를 측정하는데 사용하기 위한 정렬 마크를 제조하는 방법에 있어서,A method of manufacturing an alignment mark for use in measuring the degree of overlap between layers of a semiconductor device, 실리콘 기판 상부에 활성영역을 형성하는 단계와,Forming an active region on the silicon substrate; 상기 활성영역이 형성된 실리콘 기판 상부에 산화막을 증착하는 단계와,Depositing an oxide film on the silicon substrate on which the active region is formed; 상기 산화막을 패터닝한 후, 활성영역까지 식각하여 실리콘 기판 상부를 선택적으로 노출시키는 단계와,After patterning the oxide layer, etching the active layer to selectively expose the upper portion of the silicon substrate; 상기 선택적으로 노출된 실리콘 기판 내벽에 중첩도 측정용의 제1 내부패턴을 형성하는 단계와,Forming a first internal pattern for overlapping degree measurement on an inner wall of the selectively exposed silicon substrate; 상기 제1 내부패턴 상부와 산화막 상부에 금속층을 전면 증착하여 상기 제1 내부패턴과 단차를 형성하도록 중첩도 측정용의 제2 내부패턴을 형성하는 단계Forming a second internal pattern for overlapping measurement to form a step with the first internal pattern by entirely depositing a metal layer on the first internal pattern and on the oxide layer; 를 포함하는 반도체 소자의 층간 중첩도 측정용 정렬마크 제조방법.Method of manufacturing an alignment mark for measuring the overlap between layers of a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 제1 내부패턴이 형성될 홈은 소자 분리막(STI) 형성과 동시에 형성되는 것을 특징으로 하는 반도체 소자의 층간 중첩도 측정용 정렬 마크 제조 방법.The groove for forming the first internal pattern is formed at the same time as the device isolation layer (STI) formed, the alignment mark manufacturing method for measuring the overlap between layers of the semiconductor device.
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