KR20080014065A - 메모리 마이크로-타일링 요청 재정렬화 방법, 메모리제어기 및 시스템 - Google Patents

메모리 마이크로-타일링 요청 재정렬화 방법, 메모리제어기 및 시스템 Download PDF

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Abstract

일 실시예에 따르면, 메모리 제어기가 개시된다. 메모리 제어기는 할당 로직, 재정렬 테이블 및 트랜잭션 어셈블러를 포함한다. 할당 로직은 메모리 채널에 액세스하기 위한 요청을 수신하고, 채널 내의 2 이상의 독립적으로 어드레스가능한 서브채널 중 하나의 서브채널에 액세스하기 위한 요청을 할당한다. 재정렬 테이블은 2 이상의 테이블 엘리먼트를 포함한다. 각각의 테이블 엘리먼트는 2 이상의 독립적으로 어드레스가능한 서브채널 각각에 대응하는 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 포함한다. 트랜잭션 어셈블러는 재정렬 테이블 엘리먼트에서 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 결합하여, 단일의 메모리 트랜잭션을 제공한다.
마이크로-타일, 재정렬, 트랜잭션 어셈블러

Description

메모리 마이크로-타일링 요청 재정렬화 방법, 메모리 제어기 및 시스템{MEMORY MICRO-TILING REQUEST REORDERING}
본 발명은 컴퓨터 시스템에 관한 것으로, 보다 구체적으로는, 본 발명은 메모리 제어부로의 액세스에 관한 것이다.
통합 메모리 아키텍처(UMA)를 구현하는 컴퓨터 시스템은 비디오 메모리에 대한 메인 메모리에 액세스하는 그래픽 제어기의 특징을 나타낸다. 하지만, UMA 그래픽 시스템의 메모리 효율은 CPU 캐시 라인 사이즈 요건으로 인해 제한될 수도 있다. 예를 들어, 그래픽 제어기가 한번에 하나 또는 수개의 픽셀 또는 텍셀 상에서 동작할 수 있기 때문에, 그래픽에 대한 이상적인 메모리 액세스 사이즈는 4 내지 16바이트일 수도 있다. 그럼에도 불구하고, 메모리 아키텍처는 CPU 메모리 효율을 최적화하기 위해 종종 64바이트 CPU 캐시 라인 사이즈용으로 최적화된다. 그 결과는, 평균적으로, 메모리로부터 판독된 데이터의 상당한 양이 그래픽 제어기에 의해 결코 사용될 수 없을 수도 있다는 것이다.
별개의 그래픽 제어기의 제조자는 더 협소한 메모리 채널을 사용함으로써 이 러한 오버페치를 최소화한다. 하지만, 이러한 솔루션은 UMA-기반 집적형 그래픽 제어기에는 이용가능하지 않다.
본 발명은 첨부도면의 도에 있어서 제한이 아닌 예로서 예시되며, 도면에서, 동일한 도면부호는 동일한 엘리먼트를 나타낸다.
도 1은 컴퓨터 시스템의 일 실시예의 블록도.
도 2는 메모리 제어기의 일 실시예를 도시한 도면.
도 3은 논리적 가상 어드레스의 일 실시예를 도시한 도면.
도 4는 메모리 제어기의 다른 실시예를 도시한 도면.
도 5는 메모리 제어기의 또 다른 실시예를 도시한 도면.
도 6은 재정렬 테이블의 일 실시예를 도시한 도면.
도 7은 링 버퍼 엔트리 및 로직의 일 실시예를 도시한 도면.
도 8은 재정렬 테이블의 다른 실시예를 도시한 도면.
도 9는 비교 및 선택 로직의 일 실시예를 나타낸다.
도 10a 및 10b는 성능 이점을 도시한 도면.
도 11은 컴퓨터 시스템의 다른 실시예의 블록도.
메모리 요청 재정렬화 아키텍처가 설명된다. 본 발명의 이하의 상세한 설명 에 있어서, 수개의 특정 상세가 본 발명의 철저한 이해를 제공하기 위해 설명된다. 하지만, 본 발명이 이들 특정 상세없이도 실시될 수도 있음은 당업자에게 자명할 것이다. 다른 경우, 널리 공지된 구조 및 디바이스는, 본 발명을 불명료하게 하는 것을 회피하기 위해, 상세하게 보다는 블록도 형태로 도시한다.
"하나의 실시예" 또는 "일 실시예"에 대한 명세서에 있어서의 참조는, 그 실시예와 관련하여 설명되는 특정 특성, 구조, 또는 특징이 본 발명의 하나 이상의 실시예에 포함됨을 의미한다. 명세서 내의 다양한 위치에 있어서의 "일 실시예에서"라는 어구의 출현은 동일한 실시예를 모두 참조할 필요는 없다.
도 1은 컴퓨터 시스템(100)의 일 실시예의 블록도이다. 컴퓨터 시스템(100)은 인터페이스(105)에 커플링된 중앙 프로세싱 유닛(CPU; 102)을 포함한다. 일 실시예에 있어서, CPU(102)는 캘리포니아주 산타 클라라 소재의 인텔 코포레이션으로부터 입수가능한 Pentium®Ⅳ 프로세서의 Pentium® 계열의 프로세서이다. 대안적으로, 다른 CPU가 사용될 수도 있다. 예를 들어, CPU(102)는 다중의 프로세싱 코어를 사용하여 구현될 수도 있다. 또 다른 실시예에 있어서, 컴퓨터 시스템(100)은 다중의 CPU(102)를 포함할 수도 있다.
추가의 실시예에 있어서, 칩셋(107)이 또한 인터페이스(105)에 커플링된다. 칩셋(107)은 메모리 제어 컴포넌트(110)를 포함한다. 메모리 제어 컴포넌트(110)는, 메인 시스템 메모리(115)에 커플링된 메모리 제어기(112)를 포함할 수도 있다. 메인 시스템 메모리(115)는, 시스템(100)에 포함된 CPU(102) 또는 임의의 다른 디바이스에 의해 실행되는 데이터 및 명령 시퀀스를 저장한다. 일 실시예에 있어서, 메인 시스템 메모리(115)는 동적 랜덤 액세스 메모리(DRAM)를 포함하지만, 메인 시스템 메모리(115)는 다른 메모리 타입을 사용하여 구현될 수도 있다. 다중의 CPU 및/또는 다중의 시스템 메모리와 같은 부가적인 디바이스가 또한 인터페이스(105)에 커플링될 수도 있다.
메모리 제어 컴포넌트(110)는 인터페이스를 통해 입력/출력(I/O) 제어 컴포넌트(140)에 커플링될 수도 있다. I/O 제어 컴포넌트(140)는 컴퓨터 시스템(100) 내의 I/O 디바이스에 대한 인터페이스를 제공한다. I/O 제어 컴포넌트(140)는 PCI(peripheral component interconnect), AGP(accelerated graphics port), USB(universal serial bus), LPC(low pin count) 버스 또는 임의의 다른 종류의 I/O 버스(도시 안함)와 같은 I/O 버스에 대한 표준 I/O 동작을 지원할 수도 있다.
일 실시예에 따르면, 그래픽 제어기(160)는 칩셋(107)에 커플링되고, 컴퓨터 시스템(100)에 커플링된 디스플레이 모니터(도시 안함)에 비디오 그래픽을 제공하도록 구현된다. 그래픽 제어기(160)는 비디오 메모리를 위한 메인 메모리(115)에 액세스한다. 상기 서술한 바와 같이, 그래픽 시스템 및 CPU 양자를 지원하는 메모리 디바이스의 메모리 효율은, 그래픽에 대한 메모리 액세스 사이즈가 종종 이상적으로는 4 내지 16바이트이지만 메모리 아키텍처가 CPU 메모리 효율을 최적화하기 위해 64바이트 CPU 라인 사이즈용으로 최적화되기 때문에 제한된다.
일 실시예에 따르면, 메모리 제어 컴포넌트(110) 특성은 그래픽 디바이스에 대한 메모리 요청 사이즈를 감소시키면서 64바이트 메모리 트랜잭션을 유지하는 것이다. DDR DRAM 기술에 기초하는 것과 같은 표준 메모리 채널은 m비트의 일부 물 리적 폭을 가진다. 메모리 트랜잭션은 M=m*T/8바이트의 총 논리적 폭에 대한 T개의 전달로 이루어질 수도 있다. 각각의 트랜잭션 내의 바이트는 연속적인 어드레스를 갖는 것으로 고려된다. 후속 설명에 있어서, 폭이라는 용어는 논리적 폭을 의미한다.
마이크로-타일링은 M바이트 폭 채널을, 각각이 N=M/S바이트 폭인 S개의 서브채널로 분할하며, 여기서, 데이터의 N바이트는 각각의 서브채널 상으로 전송된다. 어드레스가 각각의 서브채널에 제공될 수도 있으며, 여기서, 독립 어드레스 비트의 일부 수 I는 다른 서브채널에 제공된 어드레스에 있어서의 대응하는 비트와는 상이할 수도 있다. 각각의 서브채널 상으로 전송된 데이터는 인접한 어드레스 범위를 나타내도록 고려될 수도 있다. 하지만, 각각의 서브채널 상의 데이터 블록은 인접한 어드레스 범위로부터일 필요는 없다. 각각의 서브채널은 채널의 전체 메모리 위치의 서브세트를 포함한다.
도 2는 메모리 제어기(110)의 일 실시예를 나타낸다. 일 실시예에 있어서, 멀티-채널 메모리 서브시스템은 채널 당 마이크로-타일링 메모리 제어기를 가진다. 따라서, 도 2에 나타낸 바와 같이, 메모리 제어 컴포넌트(110)는 2개의 채널 각각에 대해 2개의 메모리 제어기(112; 메모리 제어기 1 및 2)를 포함한다. 각각의 채널은 S개의 서브채널을 포함하며, 각각의 서브채널은 N바이트 폭이다. 따라서, 각각의 채널은 M=N*S바이트 폭일 수도 있다.
이 도면에 있어서, 메모리를 판독하거나 기입하기 위한 요청은, 픽셀 또는 텍셀의 2×2 어레이를 가능하게 나타내는 스퀘어의 2×2 어레이로서 도시되어 있 다. 요청은 서브채널에 할당되기 이전에 도시된다. 서브채널 할당 이후, 요청은 0 내지 (S-1)로 넘버링되어, 서브채널 할당을 시사한다. 메모리 제어 컴포넌트(110)에 커플링된 요청자(205)로의 N바이트 리턴은 판독 트랜잭션의 경우에 발생한다.
메모리 제어 컴포넌트(110)는 메모리 제어기(112)에 커플링된 채널 할당 로직(210)을 포함한다. 채널 할당(210)은 요청자(205)로부터 수신된 각각의 요청을 메모리 제어기(112)를 통해 메모리 채널(240)에 할당한다. 또한, 각각의 메모리 제어기(112)는 서브채널 할당(215), 재정렬 버퍼(220) 및 트랜잭션 어셈블러(230)를 포함한다. 따라서, 요청은 도 2에 도시된 메모리 제어기 1 또는 메모리 제어기 2에 할당된다.
서브채널 할당(215)은 각각의 요청자를 메모리 채널(240) 내의 서브채널에 할당한다. 재정렬 버퍼(220)는 요청을 수집하여, 트랜잭션 어셈블러(230)가 각각의 메모리(240) 서브채널에 대한 메모리 액세스의 어셈블링을 시도하게 한다. 일 실시예에 따르면, 각각의 서브채널은 동일한 N바이트 폭을 가진다.
어드레스 A에서 데이터의 N바이트의 블록을 판독하거나 기입하기 위한 요청이 입력되는, 도 2에 도시된 시스템의 동작 동안, 메모리 제어기(1 또는 2)는 서브채널에 할당될 수도 있고, 재정렬 버퍼(220)에 위치될 수도 있다. 일 실시예에 있어서, 아이덴터티 서브채널 할당 s는 다음의 프로세스 - 요청 어드레스 A는 P=log2(N) 비트만큼 우측으로 시프트되어 신규한 정수값
Figure 112007092156712-PCT00001
(예를 들어,
Figure 112007092156712-PCT00002
=A>>P)를 산출하고, 그리고, s는
Figure 112007092156712-PCT00003
의 최하위 유효 Q=log2(S) 비트임(예를 들어, s=
Figure 112007092156712-PCT00004
& ((1<<Q)-1)) - 에 의해 정의될 수도 있다.
메모리 제어기는 재정렬 버퍼(220)로부터 각각의 서브채널에 대해 하나인 S개의 판독 요청을 선택함으로써 메모리 판독 트랜잭션을 형성한다. 메모리 제어기는 재정렬 버퍼(220)로부터 각각의 서브채널에 대해 하나인 S개의 기입 요청을 선택함으로써 메모리 기입 트랜잭션을 형성한다. 공유 어드레스 라인에 의해 표시된 어드레스의 부분은 그 트랜잭션에 있어서의 모든 서브채널 요청에 대해 동일할 수도 있다.
도 3은 물리적 어드레스에 있어서의 어드레스 비트의 해석의 일 실시예를 나타낸다. 도 3에 도시된 공유 어드레스 비트와 독립 어드레스 비트, 및 서브채널 선택 비트의 선택은, P개의 서브채널 데이터 어드레스 비트 상위의 어드레스 비트의 공유 어드레스 비트와 독립 어드레스 비트 및 서브채널 선택 비트로의 분할이 임의적일 수도 있기 때문에 예시의 목적이다. 독립 어드레스 비트는 서브채널 전반에 걸쳐 상이하며, 인접할 필요는 없다. 서브채널로 전송된 어드레스 비트는 그 서브채널의 공유 어드레스 비트 및 독립 어드레스 비트이다.
도 4는 오직 단일 채널이 도시된 4개의 16바이트 요청으로부터 64바이트 트랜잭션을 어셈블링하는 메모리 제어 컴포넌트(110)의 일 실시예를 나타낸다. 도 4는 각각의 서브채널에 대한 재정렬 큐로서 구현된 재정렬 버퍼(220)를 도시한다. 하지만, 다른 실시예에 있어서, 재정렬 버퍼(220)는 다른 메커니즘을 통해 구현될 수도 있다.
이 실시예에 있어서, 트랜잭션 어셈블러(230)는 각각의 서브채널에 대해 하나인 16B 요청으로부터 64B 메모리 요청을 구성한다. 메모리 요청을 형성하는 모든 16B 요청은 동일한 공유 어드레스 비트를 가진다. 따라서, 어셈블러(230)는, 요청이 공통 공유 어드레스를 갖는지 여부에 기초하여 단일의 트랜잭션으로 어셈블링될 수 있는 요청에 대한 큐를 조사한다.
도 4에 도시된 실시예에 있어서, 어셈블러(230)는 서브채널(1c)에 대한 요청은 찾을 수 없음을 주목한다. 트랜잭션의 형성을 시도할 경우, 메모리 제어기는, 모두가 동일한 공유 어드레스 세그먼트를 갖도록(예를 들어, 각각의 공유 어드레스 비트의 값이 모든 요청 전반에 걸쳐 동일하도록) 각각의 서브채널에 대한 요청을 찾을 수는 없을 수도 있다.
만약 서브채널이 대응하는 큐에서 요청에 의해 충진될 수 없으면, 그 효과는 어떠한 전송도 그 서브채널로/로부터 수행될 수도 없다는 것이다. 일 실시예에 있어서, 만약 서브채널이 요청에 의해 충진될 수 없으면, 임의의 위치가 판독될 수도 있고 그 결과는 폐기된다. 대안적인 실시예에 있어서, 부가적인 제어 라인이 서브채널 마다 포함될 수도 있고, 이는 그 채널에 대한 대응하는 요청이 존재하지 않을 경우에 서브채널을 파워-다운시키도록 이용될 수도 있다.
상기 서술된 실시예에 있어서, 트랜잭션 어셈블러(230)는 재정렬 큐 각각으로부터 서브채널 요청을 선택함으로써 채널 요청을 어셈블링한다. 하지만, 대안적인 실시예에 있어서, 재정렬 테이블은 각각의 서브채널과 관련된 별개의 재정렬 큐 보다는 서브채널 요청을 저장하도록 구현될 수도 있다.
도 5는 재정렬 테이블(520)을 통한 요청 흐름을 갖는 메모리 제어 컴포넌트(110)의 일 실시예를 나타낸다. 이 실시예에 있어서, 요청은 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 포함하는 것으로서 표현될 수도 있다. 공유 어드레스 컴포넌트는 도 5에서 패터닝되어, 상이한 값 또는 동일한 값을 시사한다. 요청의 독립 어드레스 컴포넌트는 서브채널이 할당되기 전에 블랭크일 수도 있다. 일 실시예에 있어서, log2(N) 서브채널 데이터 어드레스 비트는 이 레벨에서 메모리 트랜잭션과 관련되지 않으며, 따라서, 표현되지 않는다. 유사하게, 전송되는 실제 데이터는 표현되지 않을 수도 있다.
재정렬 테이블(520)의 테이블 엘리먼트 각각은 공유 어드레스 컴포넌트 및, 각각이 서브채널 각각에 대응하는 S개의 독립 어드레스 컴포넌트를 가진다. 도 5에 도시된 바와 같이, 테이블 엘리먼트는, 공유 어드레스 값이 아직 할당되지 않았음을 나타내도록 블랭크이다. 각각의 독립 어드레스 컴포넌트는 또한 독립 어드레스 값이 할당될 때까지 블랭크일 수도 있다.
서브채널 할당 이후, 요청의 독립 어드레스 컴포넌트는 도 5에 명기되어, 할당된 서브채널을 나타낼 수도 있다(예를 들어, 서브채널 1a에 대해 1a, 서브채널 1b에 대해 1b 청색 등). 그 후, 공유 어드레스 값은 각각의 테이블 엔트리에 저장된 공유 어드레스 값과 비교될 수도 있다. 만약 매칭이 존재하여 테이블 엔트리에 있어서의 대응하는 서브채널 어드레스 컴포넌트가 이용가능하면, 독립 어드레스 값은 그 서브채널 어드레스 컴포넌트에 위치될 수도 있다. 만약 서브채널 어드레스 컴포넌트가 이미 어떠한 값을 포함하면, 매칭하는 공유 어드레스 값을 갖는 테이블 엔트리를 계속 탐색한다. 만약 탐색이 실패하면, 요청의 공유 어드레스 값 및 독립 어드레스 값은 빈 테이블 엔트리에 위치된다.
도 5는 S=4개의 서브채널이고 최대 테이블 깊이 D=8인 특정 예를 도시한다. S 및 D 양자는, 재정렬 테이블(520)에 대한 다수의 가능한 구성을 생성하는 임의의 값을 가정할 수 있다. 트랜잭션을 제공하기 위해, 테이블 엔트리는 선택되어, 트랜잭션 어셈블러(230)로 포워딩되고, 그 후, 추후 사용을 위해 재정렬 테이블(520)에 빈 테이블 엔트리로서 리턴될 수도 있다.
일 실시예에 따르면, 어셈블러(230)는 하나의 재정렬 테이블(520)의 행에 대한 16바이트 요청으로부터 64바이트 메모리 요청을 구성하며, 모든 서브스팬은 동일한 공유 어드레스 비트를 가진다. 또한, 만약 선택된 테이블 엔트리에 있어서 서브채널 컴포넌트가 비어 있으면, 트랜잭션 어셈블러(230)는 메모리 판독을 위해 서브스팬 요청을 이론적으로 삽입할 수 있다.
도 6은 그러한 메커니즘을 구현하는 재정렬 테이블(520)의 일 실시예를 나타낸다. 재정렬 테이블(520)은 링 버퍼 엔트리 및 로직(620)으로서 지칭되는 비교기 로직 유닛의 링을 포함한다. 도 7은 링 버퍼 엔트리 및 로직(620)의 일 실시예를 나타낸다.
도 6을 다시 참조하면, 테이블 엔트리는 각각의 서브채널에 대한 단일의 공유 어드레스 값 및 독립 어드레스 값을 저장할 수 있는 레지스터로서 표현될 수도 있다. 테이블 엔트리는, 현재 저장된 값이 유효한지를 나타내기 위한 유효 비트를 갖는 일련의 레지스터로서 구현될 수도 있다. 출력 요청은 테이블 엔트리를 선택하고 그 테이블 엔트리를 트랜잭션 어셈블러(230)에 제공함으로써 생성된다. 그 후, 대응하는 테이블 엔트리 컴포넌트는 무효한 것으로서 마킹된다.
일 실시예에 따르면, 각각의 테이블 엔트리는 로직 유닛(620)에 커플링될 수도 있다. 또한, 각각의 입력 요청은, 테이블 엔트리 선택 로직(630)에 의해 선택될 때, 트랜잭션 어셈블러(230)에 전달될 다음 테이블 엔트리와 관련된 로직 유닛(620)에서의 링에 삽입될 수도 있다. 공유 어드레스 값, 독립 어드레스 값 및 서브채널 할당을 포함하는 입력 요청은 다음과 같이 관련 테이블 엔트리와 비교될 수도 있다.
먼저, 만약 테이블 엔트리에 있어서의 공유 어드레스 값이 유효하지 않으면, 요청에 있어서의 공유 어드레스 값이 테이블 엔트리에 카피될 수도 있고, 요청에 있어서의 독립 어드레스 값은 테이블 엔트리에 있어서의 대응하는 서브채널 어드레스 컴포넌트에 카피될 수도 있다. 테이블 엔트리의 양 엘리먼트가 유효한 것으로서 마킹된다. 그 후, 그 요청은 폐기된다.
하지만, 만약 요청 및 테이블 엔트리에 있어서의 공유 어드레스 값이 동일하고 테이블 엔트리에 있어서의 할당된 서브채널의 독립 어드레스 값이 유효하지 않으면, 요청에 있어서의 독립 어드레스 값은 테이블 엔트리에 기입되고 유효하게 마킹될 수도 있다. 그 후, 그 요청이 폐기된다. 그렇지 않으면, 요청은 다음의 연속하는 링 버퍼 엘리먼트로 전달되고, 프로세스는 반복된다. 일 실시예에 따르면, 만약 비교가 모든 링 버퍼 엔트리에 대해 실패하면, 입력 요청은 출력 요청이 생성될 수도 있을 때까지 스톨되고, 따라서, 링 버퍼 엔트리를 자유롭게 할 수도 있다.
도 8은 그러한 메커니즘을 구현하는 재정렬 테이블(520)의 다른 실시예를 나타낸다. 재정렬 테이블(520)은 비교 및 선택 로직(820)으로서 지칭되는 비교기 로직 유닛의 링을 포함한다. 도 9는 비교 및 선택 로직(820)의 일 실시예를 나타낸다.
도 8을 다시 참조하면, 테이블 엔트리는 각각의 서브채널에 대해 단일의 공유 어드레스 값 및 독립 어드레스 값을 저장할 수 있는 레지스터로서 표현된다. 테이블 엔트리는, 현재 저장된 값이 유효한지를 나타내기 위한 유효 비트를 갖는 일련의 레지스터로서 구현될 수도 있다. 출력 요청은 최고 우선순위 테이블 엔트리를 선택하고 그 엔트리를 트랜잭션 어셈블러(230)에 제공함으로써 생성된다. 그 후, 대응하는 테이블 엔트리 컴포넌트는 무효한 것으로서 마킹된다.
일 실시예에 따르면, 각각의 테이블 엔트리는 로직 유닛(820)에 커플링된다. 또한, 각각의 입력 요청은 각각의 로직(820) 유닛에 의해 관측된다. 각각의 로직(820) 유닛은 공유 어드레스 값, 독립 어드레스 값 및 서브채널 할당을 포함하는 입력 요청을 다음과 같은 관련 테이블 엔트리와 비교한다("입력 요청 비교").
먼저, 만약 테이블 엔트리에 있어서의 공유 어드레스 값이 유효하지 않으면, 비교는 성공이다. 그렇지 않고, 만약 요청 및 테이블 엔트리에 있어서의 공유 어드레스 값이 동일하고 테이블 엔트리에 있어서의 할당된 서브채널의 독립 어드레스 값이 유효하지 않으면, 비교는 성공이다. 그렇지 않으면, 비교는 실패이다.
일 실시예에 있어서, 각각의 로직(820) 유닛은 고정되고 고유한 테이블 엔트리 Id를 가지며, 테이블 엔트리 선택 로직(630)에 의해 선택될 때, 트랜잭션 어셈블러(230)에 전달될 최고 우선순위 테이블 엔트리와 그 Id를 비교한다. 만약 최고 우선순위 엔트리에 의해 수행된 입력 요청 비교가 성공하였으면, 요청에 있어서의 공유 어드레스 값은 테이블 엔트리에 카피되고, 요청에 있어서의 독립 어드레스 값은 테이블 엔트리에 있어서의 대응하는 서브채널 어드레스 컴포넌트에 카피된다. 테이블 엔트리의 양 엘리먼트는 유효한 것으로서 마킹된다. 그 후, 그 요청은 폐기된다.
그렇지 않고, 만약 우선순위 링 상의 다음 테이블 엔트리에 의해 수행된 입력 요청 비교가 성공하였으면, 입력 요청은 그 테이블 엔트리에 카피된다. 그렇지 않으면, 이러한 프로세스는, 입력 요청 비교가 성공한 테이블 엔트리가 발견될 때까지 반복한다. 만약 입력 요청이 비교하는 테이블 엔트리가 발견되지 않으면, 입력 요청의 삽입은 출력 요청이 생성될 때까지 스톨하고, 따라서, 링 버퍼 엔트리는 자유롭게 된다.
마이크로-타일링 메모리 서브채널은 공유 어드레스 비트 및 I개의 독립 어드레스 비트에 의해 결정되는 일부 어드레스 범위 내의 불연속적인 메모리 어드레스에 액세스할 수 있다. I의 신중한 선택은, 각각의 서브채널에 대해 I개의 어드레스 신호를 복제하는 비용에 비해 밸런싱된 독립 서브채널의 증가된 동시발생 및 대역폭 효율을 제공할 수 있다.
도 10a 및 10b는 마이크로-타일링에 대한 성능 이점을 나타낸다. 각각의 도 면은 타일링된 어드레스 공간에 있어서의 삼각형의 래스터화를 나타내며, 각각의 작은 스퀘어는 4바이트 픽셀 또는 텍셀을 나타낸다. 도 10a는 요청이 각각 64바이트인 경우 표준 메모리 시스템에 있어서의 오버페치를 나타낸다. 픽셀의 각 4×4 블록은 64바이트 정렬 메모리 블록을 나타낸다. 삼각형은 57개의 픽셀을 포함한다. 표준 메모리 서브시스템에 있어서, 이들 57개의 픽셀은 11개(64바이트)의 메모리 블록 내에 존재한다. 따라서, 이들 57개의 픽셀에 액세스하기 위하여, 이용되지 않을 수도 있는 데이터의 추가적인 119개의 픽셀 값이 액세스된다(예를 들어, 32% 효율을 발생시킴).
도 10b는 요청이 각각 16바이트이고, 그러한 모든 요청이 마이크로-타일 어셈블러에 의해 활용되어 미사용 서브채널이 없는 64바이트 메모리 트랜잭션을 형성할 수 있는 경우의 오버페치를 나타낸다. 이 경우, 삼각형은 23개의 2×2 픽셀 어레이에 접하고, 데이터의 35개의 추가적인 픽셀 값이 액세스되게 한다(예를 들어, 62% 효율을 발생시킴). 마이크로-타일링의 유효성은 완전히 상주된 메모리 트랜잭션을 구성하기 위한 어셈블러의 능력에 의존한다.
또한, 상기 서술한 재정렬 테이블 메커니즘은 출력측에 대한 요청 형성을 시도하는 대신 입력 메모리 요청에 대한 비교를 수행한다. 이것은 비교를 수행하기 위한 더 많은 시간을 허용하여 경쟁 상태를 잠재적으로 회피하게 하고, 비교의 횟수를 감소시킨다(따라서, 재정렬 큐의 전체 게이트 카운트를 감소시킴). 클럭 당 S*D회의 비교를 갖는 대신, 클럭 당 오직 D회의 비교만이 존재한다.
도 11은 컴퓨터 시스템(100)의 다른 실시예를 나타낸다. 이 실시예에 있어 서, 칩셋(107)은 별개의 메모리 제어 컴포넌트 및 I/O 제어 컴포넌트에 대조적으로 단일의 제어 허브(1120)를 포함한다. 결과적으로, 메모리 제어기(112)는 CPU(102) 내에 포함되고, 메모리(115)는 CPU(102)에 커플링된다. 그러한 실시예에 있어서, 그래픽 제어기(160)는 제어 허브(1120)에 커플링되고, CPU(102)를 통해 메인 메모리(115)에 액세스한다.
전술한 설명을 읽은 후에, 본 발명의 다수의 변경 및 변형은 의심없이 당업자에게 자명하게 되지만, 예시에 의해 도시 및 설명된 임의의 특정 실시예는 제한하는 것으로서 간주되도록 의도되지 않음을 이해해야 한다. 따라서, 다양한 실시예의 상세에 대한 참조는 특허청구범위의 범위를 제한하도록 의도되지 않으며, 특허청구범위는 본질적으로 본 발명에 대한 필수구성요소로서 간주되는 특징만을 기재한다.

Claims (20)

  1. 메모리 채널에 액세스하기 위한 요청을 수신하고, 상기 채널 내의 2 이상의 독립적으로 어드레스가능한 서브채널 중 하나의 서브채널에 액세스하기 위한 요청을 할당하는 할당 로직과,
    2 이상의 테이블 엘리먼트 - 각각의 테이블 엘리먼트는 상기 2 이상의 독립적으로 어드레스가능한 서브채널 각각에 대응하는 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 가짐 - 를 갖는 재정렬 테이블과,
    재정렬 테이블 엘리먼트에서 상기 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 결합하여, 단일의 메모리 트랜잭션을 제공하는 트랜잭션 어셈블러를 포함하는
    메모리 제어기.
  2. 제 1 항에 있어서,
    상기 서브채널 요청 각각은 독립 어드레스 값 및 공유 어드레스 값을 포함하는
    메모리 제어기.
  3. 제 2 항에 있어서,
    서브채널 요청의 상기 공유 어드레스 값은 각각의 테이블 엘리먼트에 저장된 공유 어드레스 컴포넌트와 비교되는
    메모리 제어기.
  4. 제 3 항에 있어서,
    서브채널 요청에 대한 상기 독립 어드레스 값은, 상기 서브채널 요청의 상기 공유 어드레스 값과 상기 테이블 엔트리의 상기 공유 어드레스 컴포넌트 사이에 매칭이 존재하고 상기 테이블 엔트리의 대응하는 독립 어드레스 컴포넌트가 비어 있으면 상기 테이블 엔트리의 대응하는 독립 어드레스 컴포넌트에 삽입되는
    메모리 제어기.
  5. 제 3 항에 있어서,
    상기 공유 어드레스 값 및 상기 독립 어드레스 값은 빈 테이블 엘리먼트에 저장되는
    메모리 제어기.
  6. 제 1 항에 있어서,
    상기 서브채널 요청을 관련 서브채널에 포워딩하기 위해 상기 테이블 엘리먼트에 저장된 서브채널 요청을 어셈블링하는 트랜잭션 어셈블러를 더 포함하는
    메모리 제어기.
  7. 제 6 항에 있어서,
    상기 서브채널 요청이 관련 서브채널에 포워딩된 이후, 상기 테이블 엘리먼트는 빈 테이블로서 상기 재정렬 테이블에 리턴되는
    메모리 제어기.
  8. 제 1 항에 있어서,
    상기 재정렬 테이블 내의 각 테이블 엘리먼트는 상기 공유 어드레스 컴포넌트 및 상기 독립 어드레스 컴포넌트를 저장하는 레지스터를 포함하는
    메모리 제어기.
  9. 제 8 항에 있어서,
    각각의 상기 레지스터는, 저장된 값 중 하나 이상이 유효한지를 나타내는 유효 비트를 포함하는
    메모리 제어기.
  10. 제 9 항에 있어서,
    상기 재정렬 테이블은 상기 레지스터 각각에 커플링된 비교기 로직 유닛을 더 포함하는
    메모리 제어기.
  11. 메모리 제어기에서, 상기 메모리 제어기에 커플링된 메모리 채널에 액세스하기 위한 요청을 수신하는 단계와,
    상기 요청을 상기 메모리 채널 내의 관련된 독립적으로 어드레스가능한 서브채널에 할당하는 단계와,
    상기 요청을 재정렬 테이블 내의 각 테이블 엔트리와 비교하는 단계를 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 요청의 공유 어드레스 값이 테이블 엔트리의 공유 어드레스 컴포넌트와 매칭하는지를 판정하는 단계와,
    만약 매칭한다면, 상기 테이블 엔트리에 대한 독립 어드레스 컴포넌트가 비어 있는지를 판정하는 단계를 더 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 테이블 엔트리에 대한 상기 독립 어드레스 컴포넌트가 비어 있으면, 상기 요청을 상기 테이블 엔트리에 삽입하는 단계를 더 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 요청을 관련 서브채널에 포워딩하는 단계를 더 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 요청을 관련 서브채널에 포워딩한 이후, 비어있는 상기 테이블 엔트리를 상기 재정렬 테이블의 종단에 리턴하는 단계를 더 포함하는
    방법.
  16. 하나 이상의 채널을 갖는 메모리 디바이스와,
    상기 메모리 디바이스에 커플링되고, 메모리 제어기를 갖는 칩셋을 포함하며,
    상기 메모리 제어기는,
    메모리 채널에 액세스하기 위한 요청을 수신하고, 상기 채널 내의 2 이상의 독립적으로 어드레스가능한 서브채널 중 하나의 서브채널에 액세스하기 위한 요청을 할당하는 할당 로직과,
    하나 이상의 테이블 엘리먼트 - 각각의 테이블 엘리먼트는 상기 2 이상의 독립적으로 어드레스가능한 서브채널 각각에 대응하는 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 가짐 - 를 갖는 재정렬 테이블과,
    재정렬 테이블 엘리먼트에서 상기 공유 어드레스 컴포넌트 및 독립 어드레스 컴포넌트를 결합하여, 단일의 메모리 트랜잭션을 제공하는 트랜잭션 어셈블러를 포함하는
    시스템.
  17. 제 16 항에 있어서,
    상기 서브채널 요청 각각은 독립 어드레스 값 및 공유 어드레스 값을 포함하는
    시스템.
  18. 제 17 항에 있어서,
    서브채널 요청의 상기 공유 어드레스 값은 각각의 테이블 엘리먼트에 저장된 공유 어드레스 컴포넌트와 비교되는
    시스템.
  19. 제 18 항에 있어서,
    서브채널 요청에 대한 상기 독립 어드레스 값은, 상기 서브채널 요청의 상기 공유 어드레스 값과 테이블 엔트리의 상기 공유 어드레스 컴포넌트 사이에 매칭이 존재하면 상기 테이블 엔트리의 대응하는 독립 어드레스 컴포넌트에 삽입되는
    시스템.
  20. 제 16 항에 있어서,
    상기 서브채널 요청을 관련 서브채널에 포워딩하기 위해 상기 테이블 엘리먼트에 저장된 서브채널 요청을 어셈블링하는 트랜잭션 어셈블러를 더 포함하는
    시스템.
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