KR20080013644A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 배기 유닛을 생략함으로써 제조 공정을 단순화할 수 있으며, 또한 제조 단가를 낮출 수 있고, 또한 방전을 안정시켜 구동 효율을 향상시키는 효과가 있다. 아울러, 리셋 신호의 전압의 크기, 리셋 신호의 개수 또는 리셋 신호의 펄스폭 중 하나 이상을 조절함으로써 콘트라스트 특성을 개선하는 효과가 있다.
이러한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 전극을 포함하는 플라즈마 디스플레이 패널과, 전극에 구동 신호를 공급하는 구동부를 포함하고, 플라즈마 디스플레이 패널은 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판과, 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되고, 전면 기판과 대향되게 배치되는 후면 기판 및 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽을 포함하고, 후면 기판에는 배기 유닛(Unit)이 생략되고, 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 제 1 리셋 신호를 공급하고, 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서는 제 1 리셋 신호와 전압의 크기가 다른 제 2 리셋 신호를 제 1 전극으로 공급하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면.
도 3은 배기 홀이 생략된 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 제조 공정의 일례를 설명하기 위한 도면.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 6a 내지 도 6b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 7a 내지 도 7f는 리셋 신호의 전압의 크기에 대해 설명하기 위한 도면.
도 8a 내지 도 8c는 리셋 신호의 개수에 대해 설명하기 위한 도면.
도 9는 리셋 신호의 폭에 대해 설명하기 위한 도면.
도 10a 내지 도 10b는 리셋 신호의 생략 또는 리셋 기간의 생략에 대해 설명하기 위한 도면.
도 11은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면.
도 12는 배기 팁이 생략된 구조에서 제 1 전극과 제 2 전극이 단일 층 구조를 갖는 이유에 대해 설명하기 위한 도면.
도 13은 제 1 전극 및 제 2 전극과 전면 기판 사이에 블랙 층이 더 추가된 구조의 일례를 설명하기 위한 도면.
도 14는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 제 1 전극 및 제 2 전극의 일례에 대해 설명하기 위한 도면.
<도면의 주요 부분에 대한 번호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 공급하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 공급한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
한편, 종래의 플라즈마 디스플레이 장치에서는 플라즈마 디스플레이 패널에서 방전 셀 내에서의 방전 가스의 분포가 불균일한 문제점이 있다.
이러한 방전 가스의 불균일한 분포는 방전을 불안정하게 하고, 아울러 방전 전압을 상승시켜 구동 효율을 저하시키는 문제점을 발생시킨다.
상술한 문제점을 해결하기 위해 본 발명의 일실시예는 방전 가스의 주입 공정을 개선함으로써 방전 셀 내에서 방전 가스의 분포가 실질적으로 균일한 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 전극을 포함하는 플라즈마 디스플레이 패널과, 전극에 구동 신호를 공급하는 구동부를 포함하고, 플라즈마 디스플레이 패널은 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판과, 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되 고, 전면 기판과 대향되게 배치되는 후면 기판 및 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽을 포함하고, 후면 기판에는 배기 유닛(Unit)이 생략되고, 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 제 1 리셋 신호를 공급하고, 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서는 제 1 리셋 신호와 전압의 크기가 다른 제 2 리셋 신호를 제 1 전극으로 공급하는 것을 특징으로 한다.
또한, 상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 또 다른 플라즈마 디스플레이 장치는 전극을 포함하는 플라즈마 디스플레이 패널과, 전극에 구동 신호를 공급하는 구동부를 포함하고, 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판과, 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되고, 전면 기판과 대향되게 배치되는 후면 기판 및 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽을 포함하고, 후면 기판에는 배기 유닛(Unit)이 생략되고, 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 제 1 개수의 리셋 신호를 공급하고, 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서는 제 1 개수와 다른 제 2 개수의 리셋 신호를 제 1 전극으로 공급하는 것을 특징으로 한다.
또한, 상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 또 다른 플라즈마 디스플레이 장치는 전극을 포함하는 플라즈마 디스플레이 패널과, 전극에 구동 신호를 공급하는 구동부를 포함하고, 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판과, 제 1 전극 및 제 2 전극과 교차하 는 제 3 전극이 형성되고, 전면 기판과 대향되게 배치되는 후면 기판 및 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽을 포함하고, 후면 기판에는 배기 유닛(Unit)이 생략되고, 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 리셋 신호를 공급하고, 제 1 서브필드와 다른 제 2 서브필드에서는 리셋 신호를 공급하지 않거나 리셋 기간을 생략하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.
구동부(110)는 플라즈마 디스플레이 패널(100)의 전극으로 구동 신호를 공급한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널(100)에 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극에 교차하는 제 3 전극이 형성되는 경우에, 구동부(110)는 제 1 전극을 구동시키는 제 1 구동부(미도시)와, 제 2 전극을 구동시키는 제 2 구동부(미도시)와, 제 3 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
플라즈마 디스플레이 패널(100)은 전극을 포함한다. 이러한 플라즈마 디스플레이 패널(100)의 일례를 첨부된 도 2a 내지 도 2d를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 일례에 대해 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극(102, Y)과 제 2 전극(103, Z)이 형성되는 전면 기판(101)과, 전술한 제 1 전극(102, Y) 및 제 2 전극(103, Z)과 교차하는 제 3 전극(113, X)이 형성되는 후면 기판(111)이 합착되어 이루어질 수 있다.
여기서, 제 1 전극(102, Y) 및 제 2 전극(103, Z)은 단일 층(One Layer)으로 형성되는 것이 바람직하다. 예를 들면, 제 1 전극(102, Y) 및 제 2 전극(103, Z)은 투명 전극이 생략된(ITO-Less) 전극인 것이 바람직하다.
아울러, 제 1 전극(102, Y) 또는 제 2 전극(103, Z) 중 적어도 어느 하나는 이후에 설명될 상부 유전체 층(104)보다 색이 어두운 것이 바람직하다.
아울러 후면 기판(111)에는 배기 유닛(Unit)이 생략된다. 더욱 바람직하게는 후면 기판(111) 및 전면 기판(101)에 각각 배기 유닛이 생략된다. 여기서, 배기 유닛은 배기 홀(Hole), 배기 팁(Tip) 또는 배기관 중 적어도 하나 이상일 수 있다.
이에 대해서는 도 3 이후에서 보다 상세히 설명하기로 한다.
여기서, 전면 기판(101) 상에 형성되는 전극, 바람직하게는 제 1 전극(102, Y)과 제 2 전극(103, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지할 수 있다.
이러한 제 1 전극(102, Y)과 제 2 전극(103, Z)이 형성된 전면 기판(101)의 상부에는 제 1 전극(102, Y)과 제 2 전극(103, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(104)이 형성될 수 있다.
이러한, 상부 유전체 층(104)은 제 1 전극(102, Y) 및 제 2 전극(103, Z)의 방전 전류를 제한하며 제 1 전극(102, Y)과 제 2 전극(103, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 형성된다. 이러한 보호 층(105)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(104) 상부에 증착하는 방법 등을 통해 형성될 수 있다.
한편, 후면 기판(111) 상에는 전극, 바람직하게는 제 3 전극(113, X)이 형성되고, 이러한 제 3 전극(113, X)이 형성된 후면 기판(111)의 상부에는 제 3 전극(113, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(115)이 형성될 수 있다.
이러한, 하부 유전체 층(115)은 제 3 전극(113, X)을 절연시킬 수 있다.
이러한 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 형성될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 형성되는 것도 가능하다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치(Pitch)는 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀에서의 색 온도를 맞추기 위해 도 2b에서와 같이 적색(R), 녹색(G) 및 청색(B) 방전 셀의 피치가 다르게 할 수도 있다.
이러한 경우 적색(R), 녹색(G) 및 청색(B) 방전 셀 별로 피치를 모두 다르게 할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 하나 이상의 방전 셀의 피치를 다른 방전 셀의 피치와 다르게 할 수도 있다. 예컨대, 도 2b에서와 같이 적색(R) 방전 셀의 피치(a)가 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 피치(b, c)를 적색(R) 방전 셀의 피치보다 크게 할 수도 있을 것이다.
여기서, 녹색(G) 방전 셀의 피치(b)는 청색(B) 방전 셀의 피치(c)와 실질적으로 동일하거나 상이할 수 있다.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 도 2a에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조, 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다.
여기서, 차등형 격벽 구조인 경우에는 도 2c에서와 같이 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이(h1)가 제 2 격벽(112a)의 높이(h2)보다 더 낮은 것이 바람직하다. 아울러, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 제 1 격벽(112b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.
여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다. 예를 들면, 아르곤(Ar), 크세논(Xe) 등과 같은 가스를 포함하는 방전 가스가 채워진다.
아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 형성되는 것도 가능하다.
또한, 적색(R), 녹색(G), 청색(B) 방전 셀의 형광체 층(114)은 두께(Width)가 실질적으로 동일하거나 하나 이상에서 상이할 수 있다. 예를 들어, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이한 경우에는 도 2d에서와 같이 녹색(G) 또는 청색(B) 방전 셀에서의 형광체 층(114)의 두께(t2, t3)가 적색(R) 방전 셀에서의 형광체 층(114)의 두께(t1)보다 더 두꺼울 수 있다. 여기서, 녹색(G) 방전 셀에서의 형광체 층(114)의 두께(t2)는 청색(B) 방전 셀에서의 형광체 층(114)의 두께(t3)와 실질적으로 동일하거나 상이할 수 있다.
한편, 이상에서는 본 발명에 따른 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 이상의 설명에서는 번호 104의 상부 유전체 층 및 번호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 번호 112의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(112)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.
또한, 격벽(112)과 대응되는 전면 기판(101) 상의 특정 위치에 블랙 층(미도 시)이 더 형성되는 것도 가능하다.
또한, 후면 기판(111) 상에 형성되는 제 3 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.
이와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있는 것이다.
도 3은 배기 홀이 생략된 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 제조 공정의 일례를 설명하기 위한 도면이다.
도 3을 살펴보면, 번호 300은 전면 기판(320)과 후면 기판(330)이 배치되는 챔버이고, 번호 310a는 챔버(300) 내의 가스를 배기시키는 배기부이고, 번호 310b는 챔버(300) 내에 방전 가스를 주입하는 가스 주입부이고, 번호 350은 실재 층(340)을 소성시키는 소성부이다.
먼저, 소정의 제조 공정을 거친 전면 기판(320)과 후면 기판(330)이 챔버(Chamber, 300) 내에 배치될 수 있다.
여기서, 전면 기판(320) 및/또는 후면 기판(330)의 일부에는 전면 기판(320)과 후면 기판(330)을 합착하는 실재 층(340)이 형성될 수 있다. 바람직하게는 후면 기판(330) 상에 형성될 수 있다.
이후, 배기부(310a)가 전면 기판(320)과 후면 기판(330)이 배치된 챔버(300) 내의 가스를 배기시킨다. 즉, 챔버(300) 내의 불순 가스를 외부로 배기시키는 것이 다.
이후, 가스 주입부(310b)가 챔버(300) 내에 방전 가스를 주입할 수 있다. 예를 들면, 챔버(300) 내의 온도가 대략 200℃이상 400℃이하인 분위기에서 챔버(300)의 압력이 대략 4×10-2torr이상 2torr이하가 되도록 크세논(Xe), 네온(Ne), 아르곤(Ar) 등의 방전 가스를 주입할 수 있다.
이후, 도시하지 않은 소정의 합착 수단을 이용하여 전면 기판(320)과 후면 기판(330)을 합착할 수 있다. 여기서, 소성부(350)는 실재 층(340)에 열 또는 광을 가하여 실재 층(340)을 경화시킴으로써 전면 기판(320)과 후면 기판(330)이 충분히 강하게 합착되도록 할 수 있다.
여기서, 실재 층(340)은 광 경화성 재질을 포함하는 것이 바람직하다. 그러면 소성부(350)는 전면 기판(320)과 후면 기판(330)의 합착 시 실재 층(340)에 소정의 광을 가하여 실재 층(340)을 경화시켜 소성할 수 있다. 이러한 공정을 거치면, 실재 층(340)의 소성 시 불순 가스의 발생을 방지할 수 있다.
이상에서 설명한 방법으로 전면 기판(320)과 후면 기판(330)을 합착하여 플라즈마 디스플레이 패널을 형성하게 되면, 합착 공정 시 방전 셀 내에 방전 가스를 함께 주입할 수 있게 됨으로써 전면 기판(320) 및 후면 기판(330)에 배기 홀을 형성할 필요가 없다. 이로 인해 배기 홀을 생략할 수 있다.
이와 같이, 배기 홀이 생략됨에 따라 배기 홀을 통해 방전 가스를 주입하는 가스 주입부를 연결하기 위한 종래의 배기 팁(Tip)의 형성도 생략된다. 여기서 배 기 팁은 배기관으로 해석될 수 있다.
종래 기술에 따라, 배기 팁을 이용하여 플라즈마 디스플레이 패널의 내부의 불순 가스를 배기시키며 방전 가스를 주입하는 경우에는, 배기 팁이 플라즈마 디스플레이 패널 상의 특정 위치에만 형성되고 아울러 전면 기판과 후면 기판이 합착된 이후에 배기 및 가스 주입 공정이 실시되기 때문에 플라즈마 디스플레이 패널 내부에, 즉 방전 셀 내에 불순 가스가 잔존할 가능성이 상대적으로 크다. 이에 따라, 종래 배기 팁이 포함된 구조에서는 불순 가스가 방전을 방해함으로써 방전 전압이 더욱 상승할 수 있고, 또한, 배기의 편차로 인해 방전이 불안정해지고, 이에 따라 구동 효율이 저감될 수 있다.
반면에, 앞선 도 3에서와 같이 합착 공정 시 배기 및 가스 주입을 함께 실시하게 되면, 불순 가스가 충분히 제거될 수 있고 아울러 방전 가스도 충분히 고르게 주입될 수 있다.
이에 따라, 종래 배기 팁을 포함하는 구조에 비해 도 3과 같이 배기 팁이 생략된 구조, 즉 Tip-Less 구조의 플라즈마 디스플레이 패널에서는 방전 전압, 즉 구동 전압을 상대적으로 낮추더라도 충분히 안정된 방전을 발생시킬 수 있다.
아울러, 종래 배기 팁을 포함하는 구조에서는 합착 공정, 배기 팁의 결합 공정, 배기 공정, 가스 주입 공정 등의 공정이 순차적으로 포함되어야 한다.
반면에, Tip-Less 구조의 플라즈마 디스플레이 패널에서는 합착 공정 시 배기 공정과 가스 주입 공정을 함께 실시하기 때문에 제조 공정 수 및 공정 시간이 단축될 수 있다. 이에 따라 제조 단가가 더욱 저감될 수 있다.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 5는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
먼저, 도 4를 살펴보면 본 발명의 일실싱에 따른 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
아울러, 도시하지는 않았지만 적어도 어느 하나의 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 하나의 프레임은 예컨대, 도 4와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브필드(SF1 내지 SF8) 중 적어도 어느 하나는 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법 으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다. 이러한 경우에 하나의 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.
여기 도 4에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
또한, 여기 도 4에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 5를 살펴보면 앞선 도 4와 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 일실시예에 따른 플라즈마 디스 플레이 장치의 동작의 일례가 나타나 있다.
먼저, 리셋 기간 이전의 프리(Pre) 리셋 기간에서 앞선 도 1의 번호 110의 구동부에 의해 제 1 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호가 공급될 수 있다.
아울러, 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호가 제 2 전극(Z)에 공급될 수 있다.
여기서, 제 1 전극(Y)에 공급되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다.
아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 공급되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.
이와 같이, 프리 리셋 기간에서 제 1 전극(Y)에 제 1 하강 램프 신호가 공급되고, 이와 함께 제 2 전극(Z)에 프리 서스테인 신호가 공급되면 제 1 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 제 1 전극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 제 1 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.
이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.
아울러, 리셋 기간에서 제 1 전극(Y)으로 공급되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 시간상 가장 먼저 배열되는 서브필드에서의 리셋 기간이전에 프리 리셋 기간이 포함되거나 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능하다.
또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능하다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간에서는 제 1 전극(Y)으로 리셋 신호가 공급된다. 이러한 리셋 신호는 상승 램프(Ramp-Up) 신호와 하강 램프(Ramp-Down) 신호를 포함할 수 있다.
예를 들어, 셋업(Set-Up) 기간에서는 제 1 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호가 공급될 수 있다.
여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되 면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호가 제 1 전극(Y)에 공급될 수 있다.
여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
도 6a 내지 도 6b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.
먼저, 도 6a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 도 5에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 6a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가 능한 것이다.
다음, 도 6b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전압이 점진적으로 하강하는 형태이다.
이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
한편, 이상에서와 같이 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널은 배기 팁이 생략된 구조로서 패널 내에서의 방전 가스의 분포가 균일하기 때문에 구동 전압의 크기가 종래 배기 팁을 포함하는 구조에 비해 더 낮아질 수 있다.
예컨대, 종래 배기 팁을 포함하는 구조의 플라즈마 디스플레이 패널에서는 방전 셀 내의 방전 가스에 불순 가스가 포함될 가능성이 크고, 이에 따라 불순 가스에 의해 구동 전압이 상승할 수 있는 것이다.
반면에, 본 발명에서와 같이 배기 팁이 생략된 구조의 플라즈마 디스플레이 패널에서는 방전 셀 내에서 방전 가스가 균일하게 분포하고, 아울러 불순 가스가 종래 배기 팁을 포함하는 구조에 비해 더 적게 포함될 수 있기 때문에 상대적으로 작은 크기의 전압으로도 충분히 방전을 발생시킬 수 있는 것이다.
이에 따라, 본 발명의 일실시예에서는 리셋 신호의 전압이 종래 배기 팁을 포함하는 구조에 비해 더 낮을 수 있다. 또는 본 발명의 일실시예에서는 복수의 서브필드 중 적어도 어느 하나의 서브필드에서의 리셋 신호의 전압을 다른 서브필드에서의 리셋 신호의 전압보다 더 낮게 설정할 수 있다.
또는, 본 발명의 일실시예에서는 이상에서와 같은 이유로 인해 복수의 서브필드 중 적어도 어느 하나의 서브필드에서의 리셋 신호의 개수를 다른 서브필드에서의 리셋 신호의 개수보다 더 적게 설정할 수 있다.
또는, 본 발명의 일실시예에서는 이상에서와 같은 이유로 인해 복수의 서브필드 중 적어도 어느 하나의 서브필드에서의 리셋 신호의 폭을 다른 서브필드에서의 리셋 신호의 폭보다 더 적게 설정할 수 있다.
또는, 본 발명의 일실시예에서는 이상에서와 같은 이유로 인해 복수의 서브필드 중 적어도 어느 하나의 서브필드에서의 리셋 기간에서 리셋 신호를 공급하지 않거나 또는 리셋 기간을 생략할 수 있다.
이에 대해 첨부된 도 7a 내지 도 7f, 도 8a 내지 도 8c, 도 9 및 도 10a 내지 도 10b를 결부하여 살펴보면 다음과 같다.
도 7a 내지 도 7f는 리셋 신호의 전압의 크기에 대해 설명하기 위한 도면이다.
또한, 도 8a 내지 도 8c는 리셋 신호의 개수에 대해 설명하기 위한 도면이다.
또한, 도 9는 리셋 신호의 폭에 대해 설명하기 위한 도면이다.
또한, 도 10a 내지 도 10b는 리셋 신호의 생략 또는 리셋 기간의 생략에 대해 설명하기 위한 도면이다.
먼저, 도 7a를 살펴보면 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 공급되는 제 1 리셋 신호의 전압의 크기(ΔV1)는 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서 제 1 전극으로 공급되는 제 2 리셋 신호의 전압의 크기(ΔV2)와 다르다.
여기서, 제 1 서브필드의 계조 가중치가 제 2 서브필드의 계조 가중치보다 더 작은 경우에, 제 1 리셋 신호의 전압의 크기(ΔV1)는 제 2 리셋 신호의 전압의 크기(ΔV2)보다 더 큰 것이 바람직하다.
이와 같이, 복수의 서브필드 중 적어도 어느 하나의 서브필드에서 리셋 신호의 전압의 크기를 다른 서브필드에서보다 더 작게 하더라도 본 발명에서와 같이 배기 팁이 생략된 구조에서는 리셋 방전을 충분히 안정적으로 발생시킬 수 있다. 아울러, 계조 가중치가 상대적으로 큰 서브필드에서는 서스테인 기간에서 공급되는 서스테인 신호의 개수가 상대적으로 많기 때문에 계조 가중치가 상대적으로 큰 서브필드에서의 리셋 신호의 전압의 크기를 계조 가중치가 상대적으로 작은 서브필드에서보다 더 작게 하더라도 리셋 방전을 충분히 안정시킬 수 있는 것이다.
또한, 복수의 서브필드 중 적어도 어느 하나의 서브필드에서 리셋 신호의 전압의 크기를 다른 서브필드에서보다 더 작게 하게 되면 리셋 기간에서 발생하는 광의 양을 저감시킬 수 있고, 이에 따라 콘트라스트 특성이 향상될 수 있다.
다음, 도 7b를 살펴보면 서브필드의 계조 가중치와 관련하여 리셋 신호의 전압의 크기를 조절하는 또 다른 방법이 나타나 있다.
예를 들어, 계조 가중치가 가장 작은 서브필드인 (a)의 경우에는 리셋 신호의 전압의 크기를 ΔV1로 하고, (a)보다 계조 가중치가 더 큰 (b)의 경우는 리셋 신호의 전압의 크기를 ΔV2로 하고, (b)보다 계조 가중치가 더 큰 (c)의 경우는 리 셋 신호의 전압의 크기를 ΔV3로 하고, 이러한 방식으로 (d)의 경우는 ΔV4, (e)의 경우는 ΔV5로 설정할 수 있다.
다음, 도 7c를 살펴보면 상승 램프 신호의 시작 시점 또는 종료 시점을 조절하여 리셋 신호의 전압의 크기를 다르게 조절할 수 있다.
예를 들어, (a)의 경우에서는 제 1 상승 램프 신호가 제 1 전압(V1)까지 제 1 기울기로 상승하고, 이후 제 2 상승 램프 신호가 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기와 다른 제 2 기울기로 상승할 수 있다. 이에 따라, 리셋 신호의 전압의 크기가 ΔV1로 설정될 수 있다.
반면에, (a)의 경우보다 계조 가중치가 더 큰 (b)의 경우에서는 제 1 상승 램프 신호가 제 1 전압(V1)보다 낮은 제 1′ 전압(V1′)까지 제 1′ 기울기로 상승하고, 이후 제 2 상승 램프 신호가 제 1′ 전압(V1′)부터 제 2 전압(V2)보다 낮은 제 2′ 전압(V2′)까지 제 1′ 기울기와 다른 제 2′ 기울기로 상승할 수 있다. 이에 따라, 리셋 신호의 전압의 크기가 ΔV1보다 작은 ΔV2로 설정될 수 있다.
이러한 방식으로 계조 가중치가 (a)에 비해 상대적으로 큰 (b)의 경우에서의 리셋 신호의 전압의 크기를 (a)의 경우에 비해 더 작게 설정할 수 있다.
다음, 도 7d를 살펴보면 상승 램프 신호의 기울기를 조절하여 리셋 신호의 전압의 크기를 다르게 조절할 수 있다.
예를 들어, (a)의 경우에서는 제 1 상승 램프 신호가 제 1 전압(V1)까지 제 1 기울기로 상승하고, 이후 제 2 상승 램프 신호가 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기와 다른 제 2 기울기로 상승할 수 있다. 이에 따라, 리셋 신호의 전압의 크기가 ΔV1로 설정될 수 있다.
반면에, (a)의 경우보다 계조 가중치가 더 큰 (b)의 경우에서는 제 1 상승 램프 신호가 제 1 전압(V1)까지 제 1 기울기로 상승하고, 이후 제 2 상승 램프 신호가 제 1 전압(V1)부터 제 2 전압(V2)보다 낮은 제 2′ 전압(V2′)까지 제 2 기울기보다 더 완만한 제 2′ 기울기로 상승할 수 있다. 이에 따라, 리셋 신호의 전압의 크기가 ΔV1보다 작은 ΔV2로 설정될 수 있다.
다음, 도 7e를 살펴보면 상승 램프 신호를 선택적으로 생략하여 리셋 신호의 전압의 크기를 다르게 조절할 수 있다.
예를 들어, 계조 가중치가 상대적으로 낮은 제 1 서브필드인 경우에서는 리셋 신호가 상승 램프 신호와 하강 램프 신호를 포함하고, 이러한 제 1 서브필드보다 계조 가중치가 더 큰 제 2, 3 서브필드에서는 리셋 신호가 상승 램프 신호가 생략되고 제 1 전압(V1)까지 전압이 급격히 상승한 이후에 다시 점진적으로 하강하는 형태일 수 있다.
다음, 도 7f를 살펴보면 하강 램프 신호만을 사용하여 신호의 전압의 크기를 다르게 조절할 수 있다.
예를 들어, 계조 가중치가 상대적으로 낮은 제 1 서브필드인 경우에서는 리셋 신호가 상승 램프 신호와 하강 램프 신호를 포함하고, 이러한 제 1 서브필드보다 계조 가중치가 더 큰 제 2, 3 서브필드에서는 리셋 신호가 상승 램프 신호를 생략하고 하강 램프 신호만을 포함할 수 있다.
이상의 도 7a 내지 도 7f에서와 같이 다양한 방법으로 리셋 신호의 전압의 크기를 조절할 수 있다.
다음, 도 8a를 살펴보면 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 공급되는 리셋 신호의 개수는 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서 제 1 전극으로 공급되는 리셋 신호의 개수와 다르다. 이하, 도 8a 내지 도 8c에서는 앞서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
여기서, 제 1 서브필드의 계조 가중치가 제 2 서브필드의 계조 가중치보다 더 작은 경우에, 제 1 서브필드에서의 리셋 신호의 개수는 제 2 서브필드에서의 리셋 신호의 개수보다 더 많은 것이 바람직하다. 예를 들면, 제 1 서브필드에서의 리셋 신호의 개수는 2개이고, 제 2 서브필드에서의 리셋 신호의 개수는 1개이다.
다음, 도 8b를 살펴보면 계조 가중치가 상대적으로 낮은 서브필드인 (a)의 경우에는 리셋 기간에서 제 1, 2, 3 리셋 신호, 즉 3개의 리셋 신호를 제 1 전극에 공급하고, (a)의 경우보다 계조 가중치가 더 큰 (b)의 경우에는 리셋 신호의 개수를 (a)의 경우보다 더 적은 2개로 하고, (b)의 경우보다 계조 가중치가 더 큰 (c)의 경우에는 리셋 신호의 개수를 (a) 및 (b)의 경우보다 더 적은 1개로 할 수 있다.
다음, 도 8c를 살펴보면 계조 가중치가 상대적으로 낮은 서브필드인 (a)의 경우에는 리셋 기간에서 제 1, 2 리셋 신호, 즉 2개의 리셋 신호를 제 1 전극에 공급하고, (a)의 경우보다 계조 가중치가 더 큰 (b)의 경우에는 리셋 신호의 개수를 (a)의 경우보다 더 적은 1개로 설정할 수 있는데, 여기서 제 1 리셋 신호와 제 2 리셋 신호의 형태를 다르게 할 수 있다.
예를 들어, 제 1 리셋 신호는 상승 램프 신호가 생략된 타입이고, 제 2 리셋 신호는 상승 램프 신호와 하강 램프 신호를 모두 포함하는 타입이다.
이상의 도 8a 내지 도 8c에서와 같이 리셋 신호의 개수를 다양하게 변경할 수 있다.
다음, 도 9를 살펴보면 제 1 서브필드의 초기화를 위한 리셋 기간에서 제 1 전극으로 공급되는 리셋 신호의 펄스 폭(W1)은 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서 제 1 전극으로 공급되는 리셋 신호의 펄스 폭(W2)과 다르다. 이하, 9에서는 앞서 상세히 설명한 내용에 대해서는 그 설명을 생략하기로 한다.
여기서, 제 1 서브필드의 계조 가중치가 제 2 서브필드의 계조 가중치보다 더 작은 경우에, 제 1 서브필드에서의 리셋 신호의 펄스 폭(W1)은 제 2 서브필드에서의 리셋 신호의 펄스 폭(W2)보다 더 큰 것이 바람직하다.
이와 같이, 복수의 서브필드 중 적어도 어느 하나의 서브필드의 리셋 기간에서 공급되는 리셋 신호의 펄스폭을 다른 서브필드보다 더 작게 하더라도 본 발명에서와 같이 배기 팁이 생략된 구조에서는 불순 가스의 함유량이 적고 아울러 방전 가스가 균일하기 때문에 충분히 안정된 리셋 방전을 발생시킬 수 있다. 아울러, 리셋 기간에서 발생하는 광을 저감시켜 콘트라스트 특성을 개선할 수 있다.
다음, 도 10a를 살펴보면 계조 가중치가 상대적으로 낮은 제 1 서브필드인 경우에는 리셋 기간에 리셋 신호를 제 1 전극으로 공급하고, 이러한 제 1 서브필드보다 계조 가중치가 더 큰 제 2, 3 서브필드에서는 리셋 기간에서 리셋 신호를 공급하지 않을 수 있다.
다음, 도 10b를 살펴보면 계조 가중치가 상대적으로 낮은 제 1 서브필드인 경우에는 리셋 기간에 리셋 신호를 제 1 전극으로 공급하고, 이러한 제 1 서브필드보다 계조 가중치가 더 큰 제 2, 3 서브필드에서는 리셋 기간을 생략할 수 있다.
이와 같이, 복수의 서브필드 중 적어도 어느 하나의 서브필드의 리셋 기간에서 리셋 신호를 공급하지 않거나 또는 리셋 기간을 생략하더라도 본 발명에서와 같이 배기 팁이 생략된 구조에서는 불순 가스의 함유량이 적고 아울러 방전 가스가 균일하기 때문에 충분히 안정된 리셋 방전을 발생시킬 수 있다. 아울러, 리셋 기간에서 발생하는 광을 저감시켜 콘트라스트 특성을 개선할 수 있다.
이상으로 리셋 기간에 대한 설명을 마무리하도록 한다.
한편, 리셋 기간 이후의 어드레스 기간에서는 앞선 도 5에서와 같이 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극(Y)에 공급될 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)가 모든 제 1 전극(Y1~Yn)에 공급될 수 있다.
예를 들면, 복수의 제 1 전극(Y) 중 첫 번째 제 1 전극(Y1)에 첫 번째 스캔 신호(Scan 1)가 공급되고, 이후에 두 번째 제 1 전극(Y2)에 두 번째 스캔 신호(Scan 2)가 공급되고, n 번째 제 1 전극(Yn)에는 n 번째 스캔 신호(Scan n)가 공급되는 것이다.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호(Scan)의 폭은 다른 서브필드에서의 스캔 신 호(Scan)의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭이 앞에 위치하는 서브필드에서의 스캔 신호(Scan)의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호(Scan) 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초)......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.
이와 같이, 스캔 신호(Scan)가 제 1 전극(Y)으로 공급될 때, 스캔 신호에 대응되게 제 3 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호가 공급될 수 있다.
이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 공급됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 공급되는 방전 셀 내에는 어드레스 방전이 발생된다.
여기서, 어드레스 기간에서 제 2 전극(Z)의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극(Z)에 서스테인 바이어스 신호가 공급되는 것이 바람직하다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지하는 것이 바람직하다.
이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극(Y) 및/또는 제 2 전극(Z)에 서스테인 신호(SUS)가 교호적으로 공급될 수 있다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.
이러한 서스테인 신호(SUS)가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 공급될 때 제 1 전극(Y)과 제 2 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
도 11은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.
도 11을 살펴보면, 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극, 예를 들면 제 1 전극에 양(+)의 서스테인 신호와 음(-)의 서스테인 신호가 번갈아가면서 공급된다.
이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 공급되는 동안 나머지 전극, 예컨대 제 2 전극(Z)에는 바이어스 신호가 공급되는 것이 바람직하다.
여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.
여기 도 11에서와 같이 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극에만 서스테인 신호를 공급하는 경우에는 제 1 전극(Y) 또는 제 2 전극(Z) 중 어느 하나의 전극에 서스테인 신호를 공급하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.
이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.
다음, 도 12는 배기 팁이 생략된 구조에서 제 1 전극과 제 2 전극이 단일 층 구조를 갖는 이유에 대해 설명하기 위한 도면이다.
도 12를 살펴보면, 본 발명과는 다르게 전면 기판(101) 상에 형성된 제 1 전극(1200)과 제 2 전극(1210)이 복수의 층(Layer)으로 이루어지는 경우의 일례가 나타나 있다.
예를 들면, 제 1 전극(1200)과 제 2 전극(1210)은 투명 전극(1200a, 1210a)과 버스 전극(1200b, 1210b)을 포함할 수 있다.
한편, 도 12의 경우에서는 제 1 전극(1200)과 제 2 전극(1210)의 형성 공정 시 투명 전극(1200a, 1210a)을 형성한 이후에 버스 전극(1200b, 1210b)을 또 다시 형성하여야 한다.
이에 따라, 도 12의 경우는 본 발명에서와 같이 제 1 전극과 제 2 전극을 단일 층으로 형성하는 경우에 비해 제조 공정의 수가 더 많게 되고, 이에 따라 제조 단가의 상승을 야기할 수 있다.
또한, 도 12의 경우는 상대적으로 고가인 인듐-틴-옥사이드(ITO) 등을 사용하기 때문에 제조 단가가 더욱 상승할 수 있다.
반면에, 본 발명에서와 같이 제 1 전극과 제 2 전극을 단일 층으로 형성하게 되면 제조 공정이 단순해지고, 아울러 상대적으로 고가인 인듐-틴-옥사이드(ITO) 등의 재질을 사용하지 않아도 되기 때문에 제조 단가가 저감될 수 있는 것이다.
한편, 제 1 전극과 제 2 전극을 단일 층으로 형성하게 되면 실질적으로 투명한 재질을 사용하지 않기 때문에 전면 기판상에 형성되는 상부 유전체 층보다 더 어두운 색을 가질 수 있고, 이로 인해 개구율이 낮아질 수 있다. 여기서, 개구율을 높이기 위해 제 1 전극과 제 2 전극의 폭을 감소시키게 되면 방전 전압이 상승하게 되어 구동 효율이 저감될 수 있다.
그러나 본 발명에서와 같이 배기 팁이 생략된 구조에서는 앞서 상세히 설명한 바와 같이 패널 내에서 방전 가스의 분포가 균일해짐으로써 방전 전압이 낮아질 수 있기 때문에, 제 1 전극과 제 2 전극을 단일 층으로 형성하고 심지어는 제 1 전극과 제 2 전극의 폭을 감소시키더라도 방전 전압이 급격히 상승하는 것을 방지할 수 있다. 결국, 제조 단가를 저감시키는 것은 물론 개구율의 저감 및 구동 효율의 저감을 방지할 수 있다.
이러한 단일 층 구조의 제 1 전극과 제 2 전극은 실질적으로 불투명한 전기 전도성의 금속 재질을 포함하는 것이 바람직하다. 예를 들면, 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 전기 전도성이 우수하고, 인듐-틴-옥사이드(ITO)에 비해 가격이 저렴한 재질을 포함할 수 있다.
도 13은 제 1 전극 및 제 2 전극과 전면 기판 사이에 블랙 층이 더 추가된 구조의 일례를 설명하기 위한 도면이다.
도 13을 살펴보면, 전면 기판(101) 상에 형성되는 전극, 즉 제 1 전극(102) 및 제 2 전극(103)과 전면 기판(101) 사이에는 전면 기판(101)의 변색을 방지하며 제 1 전극(102) 또는 제 2 전극(103) 중 적어도 어느 하나보다 더 어두운 색을 갖 는 블랙 층(Black Layer : 1300a, 1300b)이 더 구비될 수 있다. 즉, 전면 기판(101)과 제 1 전극(102) 또는 제 2 전극(103)이 직접 접촉하는 경우에는 제 1 전극(102) 또는 제 2 전극(103)과 직접 접촉하는 전면 기판(101)의 일정 영역이 황색 계열로 변색되는 마이그레이션(Migration) 현상이 발생할 수 있는데, 블랙 층(1300a, 1300b)은 이러한 마이크레이션 현상을 방지함으로써 전면 기판(101)의 변색을 방지할 수 있는 것이다.
이러한 블랙 층(1300a, 1300b)은 실질적으로 어두운 계열의 색을 갖는 블랙 재질, 예컨대 루테늄(Rb)을 포함하는 것이 바람직하다.
이와 같이, 전면 기판(101)과 제 1 전극(102) 및 제 2 전극(103)의 사이에 블랙 층(1300a, 1300b)을 구비하게 되면, 제 1 전극(102)과 제 2 전극(103)이 반사율이 높은 재질로 이루어지더라도 반사광의 발생을 방지할 수 있다.
도 14는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 제 1 전극 및 제 2 전극의 일례에 대해 설명하기 위한 도면이다.
도 14를 살펴보면, 제 1 전극(1440) 및 제 2 전극(1480)은 하나 이상의 라인부(1430a, 1430b, 1470a, 1470b)를 포함할 수 있다.
이러한 라인부(1430a, 1430b, 1470a, 1470b)는 격벽(1400)에 의해 구획된 방전 셀 내에서 제 3 전극(1490)과 교차하도록 형성되는 것이 바람직하다.
이러한 라인부(1430a, 1430b, 1470a, 1470b)는 방전 셀 내에서 소정 거리 이격되는 것이 바람직하다.
예를 들어, 제 1 전극(1440)의 제 1 라인부(1430a)와 제 2 라인부(1430b)는 d1의 간격을 두고 이격되고, 제 2 전극(1480)의 제 1 라인부(1470a)와 제 2 라인부(1470b)는 d2의 간격을 두고 이격될 수 있다. 여기서, 간격 d1과 d2는 동일한 것도 가능하고, 서로 상이한 경우도 가능하다.
또는, 두 개 이상의 라인부가 서로 인접하는 것도 가능한 것이다.
아울러, 이러한 라인부(1430a, 1430b, 1470a, 1470b)는 소정의 폭을 갖는다.
예를 들어, 제 1 전극(1440)의 제 1 라인부(1430a)는 W1의 폭을 갖고, 제 2 라인부(1430b)는 W2의 폭을 가질 수 있다. 여기서 W1, W2는 동일할 수도 있고 반면에 상이할 수도 있다.
여기서, 제 1 전극(1440)과 제 2 전극(1480)의 형상은 방전 셀 내에서 서로 대칭일 수 있다.
아울러, 제 1 전극(1440)과 제 2 전극(1480)은 제 3 전극(1490)과 나란한 하나 이상의 돌출부(1410a, 1410b, 1410c, 1450a, 1450b, 1450c)를 포함할 수 있다.
이러한 돌출부(1410a, 1410b, 1410c, 1450a, 1450b, 1450c)는 복수의 라인부(1430a, 1430b, 1470a, 1470b) 중 하나 이상으로부터 돌출되어 형성되는 것이 바람직하다. 예를 들면, 제 1 전극(1440)의 제 1 돌출부(1410a, 1410b)는 제 1 라인부(1430a)로부터 돌출되고, 제 2 돌출부(1410c)는 제 2 라인부(1430b)로부터 돌출될 수 있다.
이러한 돌출부(1410a, 1410b, 1410c, 1450a, 1450b, 1450c)는 격벽(1400)에 의해 구획된 방전 셀 내에서 돌출부(1410a, 1410b, 1410c, 1450a, 1450b, 1450c)가 형성된 부분에서의 제 1 전극(1440)과 제 2 전극(1480)간의 간격(g1)을 다른 부분 에서의 간격(g2)보다 더 짧게 한다. 이에 따라, 제 1 전극(1440)과 제 2 전극(1480)간에 발생하는 방전의 개시 전압, 즉 방전 전압을 낮출 수 있다.
아울러, 이러한 돌출부(1410a, 1410b, 1410c, 1450a, 1450b, 1450c)는 방전 셀 내에서 제 3 전극(1490)과 중첩(Overlap)되는 것이 바람직하다. 이와 같이 형성하게 되면, 제 1 전극(1440)과 제 3 전극(1490)간의 방전 전압 및 제 2 전극(1480)과 제 3 전극(1490)간의 방전 전압을 낮출 수 있다.
아울러, 제 1 전극(1440)과 제 2 전극(1480)은 복수의 라인부(1430a, 1430b, 1470a, 1470b) 중 두 개 이상을 연결하는 연결부(1420, 1460)를 포함하는 것이 바람직하다.
예를 들면, 제 1 전극(1440)에서 연결부(1420)는 제 1 라인부(1430a)와 제 2 라인부(1430b)를 연결하고, 제 2 전극(1480)에서 연결부(1460)는 제 1 라인부(1470a)와 제 2 라인부(1470b)를 연결할 수 있다.
이러한 연결부(1420, 1460)는 방전이 방전 셀 전체로 고르게 확산되도록 할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명의 플라즈마 디스플레이 장치는 배기 유닛을 생략함으로써 제조 공정을 단순화할 수 있으며, 또한 제조 단가를 낮출 수 있고, 또한 방전을 안정시켜 구동 효율을 향상시키는 효과가 있다.
아울러, 리셋 신호의 전압의 크기, 리셋 신호의 개수 또는 리셋 신호의 펄스폭 중 하나 이상을 조절함으로써 콘트라스트 특성을 개선하는 효과가 있다.

Claims (21)

  1. 전극을 포함하는 플라즈마 디스플레이 패널과,
    상기 전극에 구동 신호를 공급하는 구동부
    를 포함하고,
    상기 플라즈마 디스플레이 패널은
    서로 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판;
    상기 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되고, 상기 전면 기판과 대향되게 배치되는 후면 기판; 및
    상기 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽;
    을 포함하고,
    상기 후면 기판에는 배기 유닛(Unit)이 생략되고,
    상기 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 상기 제 1 전극으로 제 1 리셋 신호를 공급하고, 상기 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서는 상기 제 1 리셋 신호와 전압의 크기가 다른 제 2 리셋 신호를 상기 제 1 전극으로 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 전면 기판과 후면 기판의 사이에는 상기 전면 기판과 후면 기판을 합착하는 실재 층(Seal Layer)이 형성되고,
    상기 실재 층은 광 경화성 재질을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 전면 기판에는 배기 유닛이 생략된 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 배기 유닛은 배기 홀(Hole), 배기 팁(Tip), 배기관 중 하나 이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 격벽은 서로 교차하는 제 1 격벽과 제 2 격벽을 포함하고,
    상기 제 1 격벽의 높이는 상기 제 2 격벽의 높이와 다른 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 방전 셀은 제 1 방전 셀과 제 2 방전 셀을 포함하고,
    상기 제 1 방전 셀에는 제 1 형광체 층이 형성되고, 제 2 방전 셀에는 상기 제 1 형광체 층과 다른 색의 광을 방출하는 제 2 형광체 층이 형성되고,
    상기 제 1 형광체 층의 두께는 상기 제 2 형광체 층의 두께와 다른 것을 특징으로 하는 플라즈마 디스플레이 패널.
  7. 제 1 항에 있어서,
    상기 제 1 전극 및 제 2 전극은 단일 층(One Layer)으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 제 1 전극 및 제 2 전극은 투명 전극이 생략된(ITO-Less) 전극인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 제 1 서브필드의 계조 가중치는 상기 제 2 서브필드의 계조 가중치보다 더 작고, 상기 제 1 리셋 신호의 전압은 상기 제 2 리셋 신호의 전압보다 더 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 전극을 포함하는 플라즈마 디스플레이 패널과,
    상기 전극에 구동 신호를 공급하는 구동부
    를 포함하고,
    상기 플라즈마 디스플레이 패널은
    서로 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판;
    상기 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되고, 상기 전면 기판과 대향되게 배치되는 후면 기판; 및
    상기 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽;
    을 포함하고,
    상기 후면 기판에는 배기 유닛(Unit)이 생략되고,
    상기 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 상기 제 1 전극으로 제 1 개수의 리셋 신호를 공급하고, 상기 제 1 서브필드와 다른 제 2 서브필드의 리셋 기간에서는 상기 제 1 개수와 다른 제 2 개수의 리셋 신호를 상기 제 1 전극으로 공급하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 전면 기판과 후면 기판의 사이에는 상기 전면 기판과 후면 기판을 합착하는 실재 층(Seal Layer)이 형성되고,
    상기 실재 층은 광 경화성 재질을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 전면 기판에는 배기 유닛이 생략된 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 배기 유닛은 배기 홀(Hole), 배기 팁(Tip), 배기관 중 하나 이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 제 10 항에 있어서,
    상기 격벽은 서로 교차하는 제 1 격벽과 제 2 격벽을 포함하고,
    상기 제 1 격벽의 높이는 상기 제 2 격벽의 높이와 다른 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제 10 항에 있어서,
    상기 방전 셀은 제 1 방전 셀과 제 2 방전 셀을 포함하고,
    상기 제 1 방전 셀에는 제 1 형광체 층이 형성되고, 제 2 방전 셀에는 상기 제 1 형광체 층과 다른 색의 광을 방출하는 제 2 형광체 층이 형성되고,
    상기 제 1 형광체 층의 두께는 상기 제 2 형광체 층의 두께와 다른 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 제 10 항에 있어서,
    상기 제 1 전극 및 제 2 전극은 단일 층(One Layer)으로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  17. 제 10 항에 있어서,
    상기 제 1 전극 및 제 2 전극은 투명 전극이 생략된(ITO-Less) 전극인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  18. 제 10 항에 있어서,
    상기 제 1 서브필드의 계조 가중치는 상기 제 2 서브필드의 계조 가중치보다 더 작고, 상기 제 1 개수는 상기 제 2 개수보다 더 많은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  19. 전극을 포함하는 플라즈마 디스플레이 패널과,
    상기 전극에 구동 신호를 공급하는 구동부
    를 포함하고,
    상기 플라즈마 디스플레이 패널은
    서로 나란한 제 1 전극과 제 2 전극이 형성되는 전면 기판;
    상기 제 1 전극 및 제 2 전극과 교차하는 제 3 전극이 형성되고, 상기 전면 기판과 대향되게 배치되는 후면 기판; 및
    상기 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽;
    을 포함하고,
    상기 후면 기판에는 배기 유닛(Unit)이 생략되고,
    상기 구동부는 제 1 서브필드의 초기화를 위한 리셋 기간에서 상기 제 1 전극으로 리셋 신호를 공급하고, 상기 제 1 서브필드와 다른 제 2 서브필드에서는 리셋 신호를 공급하지 않거나 리셋 기간을 생략하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 제 1 서브필드의 계조 가중치는 상기 제 2 서브필드의 계조 가중치보다 더 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  21. 제 20 항에 있어서,
    상기 제 1 서브필드는 복수의 서브필드 중 시간상 가장 먼저 배치되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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