KR20080012691A - 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 - Google Patents
반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 Download PDFInfo
- Publication number
- KR20080012691A KR20080012691A KR1020060073912A KR20060073912A KR20080012691A KR 20080012691 A KR20080012691 A KR 20080012691A KR 1020060073912 A KR1020060073912 A KR 1020060073912A KR 20060073912 A KR20060073912 A KR 20060073912A KR 20080012691 A KR20080012691 A KR 20080012691A
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- insulating film
- forming
- film
- nmos transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 87
- 239000010410 layer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- 238000011065 in-situ storage Methods 0.000 claims abstract description 6
- 230000000149 penetrating effect Effects 0.000 claims abstract 4
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 12
- 238000009832 plasma treatment Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- -1 Ta 2 O 5 Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910008051 Si-OH Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910006358 Si—OH Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 상기 NMOS 트랜지스터와 연결되는 콘택을 형성하고, 제1 층간 절연막을 탈수소화하여 스트레스를 변화시키는 것을 포함한다.
층간 절연막, 탈수소화, 플라즈마 처리, UV 처리, 열처리
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순서대로 나타낸 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 반도체 기판 20: 소자 분리 영역
30: 제1 액티브 영역 40: 제2 액티브 영역
100: NMOS 트랜지스터 110: 제1 게이트 절연막
120: 제1 게이트 전극 130: 스페이서
146: 채널 영역 310: 라이너막
320: 제1 층간 절연막 328: 콘택
330: 캡핑막
본 발명은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로서, 더욱 상세하게는 동작 특성을 향상시킬 수 있는 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것이다.
일반적으로, 반도체 소자 중 모스 트랜지스터(MOS transistor)는 반도체 기판 상에 형성된 게이트 전극이 얇은 게이트 절연막에 의해 절연되어 있으며, 게이트 전극 양측에 소스 및 드레인 영역이 형성되어 있다. 이러한 모스 트랜지스터는 적절한 바이어스 전압을 인가함에 따라 게이트 전극 아래에 채널 영역이 형성된다.
이와 같은 반도체 소자는 고집적화 및 고속화 됨에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있으며, 특히, 고성능의 반도체 소자를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 많이 개발되고 있다.
전자 또는 정공의 이동도를 증가시키는 방법으로는 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, NMOS 트랜지스터는 채널에 인장 스트레스(tensile stress)를 가하는 경우 성능이 향상될 수 있으며, PMOS 트랜지스터는 채널에 압축 스트레스(compressive stress)를 가하는 경우 성능이 향상될 수 있다.
이와 같은 방법에 따라 PMOS 트랜지스터와 NMOS 트랜지스터가 형성된 결과물 전면에 스트레스막을 형성하여 스트레스를 가하게 되는데, 시간이 지날수록 스트레스막이 수분을 흡습하여 반도체 소자의 특성이 저하되는 현상이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 동작 특성을 향상시킬 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동작 특성이 향상된 반도체 집적 회로 장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고, 제1 층간 절연막 내에 상기 NMOS 트랜지스터와 연결되는 콘택을 형성하고, 제1 층간 절연막을 탈수소화하여 스트레스를 변화시키는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 NMOS 트랜지스터를 형성하고, NMOS 트랜지스터 상에, 소정의 인장 스트레스를 갖는 O3-TEOS막을 포함하는 제1 층간 절 연막을 형성하고, 제1 층간 절연막 내에 상기 NMOS 트랜지스터와 연결되는 콘택을 형성하고, 제1 층간 절연막을 탈수소화하여 인장 스트레스를 증가시키는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 NMOS 트랜지스터, NMOS 트랜지스터 상에 형성되고, 소정의 인장 스트레스를 갖는 라이너막, 라이너막 상에 형성되고, 탈수소화되어 인장 스트레스가 증가된 제1 층간 절연막 및 제1 층간 절연막 내에 형성되어 NMOS 트랜지스터와 연결된 콘택을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 및 도 2a 내지 도 2e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순서대로 나타낸 단면도이다.
먼저, 도 1 및 도 2를 참조하여 반도체 기판(100) 상에 NMOS 및 PMOS 트랜지스터(100, 200)를 형성한다.(S100) 보다 상세히 설명하면, 반도체 기판(10)의 소정 영역에 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(20)을 형성한다. 이에 따라 반도체 기판(10)에 제 1 및 제 2 액티브 영역(30, 40)이 정의 된다. 여기서, 반도체 기판(10)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 등일 수 있다.
그리고 나서, 제 1 및 제 2 액티브 영역(30) 서로 다른 도전형의 불순물을 이온 주입하여 P-웰 및 N-웰(32, 42)을 형성한다. 즉, 제 1 액티브 영역(30)에 P형 불순물을 주입하고, 제 2 액티브 영역(40)에 N형 불순물을 주입하여 형성할 수 있다.
이 후, 반도체 기판(10) 전면에 게이트 절연막 및 게이트용 도전막을 증착하고 패터닝하여 제1 및 제2 게이트 절연막(110, 210), 제1 및 제2 게이트 전극(120, 220)을 형성한다. 여기서, 제1 및 제2 게이트 절연막(110, 210)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 적층막이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 등이 될 수 있다. 그리고, 제 1 및 제 2 게이트 전극(120, 220)은 불순물이 도핑된 폴리실리콘막 또는 저항이 낮은 금속 물질 등으로 형성될 수 있다.
또한, 도면에는 도시하지 않았으나, 제1 및 제2 게이트 전극(120, 220)의 동작 특성을 향상시키기 위해 폴리 실리콘 상에 금속 또는 금속 실리사이드를 더 형성할 수 있다.
그리고 나서, 제 1 액티브 영역(30)을 노출시키는 포토레지스트 패턴을 형성하고, NMOS 트랜지스터(100)의 제 1 게이트 전극(120)을 이온 주입 마스크로 이용하여 양측에 N형 불순물을 주입하여 소스/드레인 영역(160)을 형성한다. 이 후, 제 1 액티브 영역(30)을 노출시키는 포토레지스트 패턴을 제거하고, 제 2 액티브 영역(40)을 노출시키는 포토레지스트 패턴을 형성하여 PMOS 트랜지스터(200)의 제 2 게이트 전극(220) 양측에 P형 불순물을 주입하여 소스/드레인 영역(260)을 형성한다.
여기서, 선택적으로 제1 및 제2 액티브 영역(30, 40) 내에 각각 할로 이온(halo ion)을 주입할 수 있다. 할로 이온은 채널 영역의 길이가 짧아짐에 따른 펀치 스루우 현상을 방지하기 위하여 게이트 전극 형성 후 반도체 기판의 액티브 영역의 농도를 높이기 위하여 주입되는 이온을 의미한다. 할로 이온은 소오스/드레인 영역을 형성하기 위해 주입하는 이온과 반대 타입의 이온이 주로 사용된다. 따라서, 제1 액티브 영역(30) 내에는 P형 불순물, 예를 들어 붕소(B)를 주입하고, 제2 액티브 영역(40) 내에는 N형 불순물, 예를 들어 비소(As)를 주입할 수 있다.
이와 같이 형성되는 소스/드레인 영역(128a, 128b)은 DDD(Double Diffsed Drain) 또는 LDD(Lightly Doped Drain) 구조 등으로 형성될 수 있다. 예를 들어 LDD 구조의 소스/드레인 영역(160, 260)을 형성하는 경우, 각 영역별로 저농도의 불순물 영역을 형성한 후, 전면에 실리콘 질화막을 증착하고 이방성 식각하여 게이트 전극 양측에 스페이서(130, 230)를 형성한다. 그리고 나서, 다시 각 영역별로 고농도의 불순물 영역을 형성하여 LDD 구조의 소스/드레인 영역(160, 260)을 형성한다. 이와 같은 방법을 통해 반도체 기판(10)의 제 1 및 제 2 액티브 영역(30, 40) 각각에 게이트 전극(120, 220) 및 소스/드레인 영역(160, 260)을 갖는 NMOS 트랜지스터(100)와 PMOS 트랜지스터(200)가 완성된다.
이 후, 열공정을 실시한다. 열공정의 방식은 RTP(Rapid Temperature Process) 또는 LSA(LaSer Annealing) 등의 방식을 이용할 수 있다.
다음으로, 도 1 및 도 2b를 참조하여 NMOS 및 PMOS 트랜지스터(100, 200) 상에 각각 제 1 및 제 2 라이너막(310, 312)을 형성한다.(S200)
구체적으로, 제1 및 제2 라이너막(310, 312)은 예를 들어, SiN막, SiON막, LPCVD(Low Pressure Chemical Vapor Deposition) 산화막, ALD(Atomic Layer Deposition) 산화막, SOG(Spin On Glass)막 및 이들의 적층막으로, 약 50~2000Å의 두께로 형성될 수 있다.
이러한 제1 및 제2 라이너막(310, 312)은 반도체 집적 회로 장치(1)의 제조 공정 중에 반사 방지막 또는 식각 정지막으로서의 역할도 하고, 소정 스트레스를 갖는 제1 및 제2 라이너막(310, 312)을 NMOS 및 PMOS 트랜지스터(100, 200) 상에 형성됨으로써 NMOS 및 PMOS 트랜지스터(100, 200)의 동작 특성이 향상된다.
구체적으로, NMOS 트랜지스터(100) 상에는 소정의 인장 스트레스를 갖는 제1 라이너막(310)을 형성하고, PMOS 트랜지스터(200) 상에는 소정의 압축 스트레스를 갖는 제2 라이너막(312)을 형성할 수 있다.
예를 들어, 제1 및 제2 라이너막(310, 312)으로 SiN막을 쓰는 경우, SiN막은 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지가 결정된다. 즉, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 주게 된다. 따라서, 본 발명의 제1 실시예에서 제1 라이너막(310)은 N-H본딩/Si-H본딩의 비율이 약 1~5인 SiN막을 사용하고, 제2 라이너막(312)은 N-H본딩/Si-H본딩의 비율이 약 5~20인 SiN막을 사용할 수 있다.
제1 및 제2 라이너막을 형성하는 방법은 상술한 방법으로 한정되지 않으며, 예를 들어 NMOS 및 PMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성한 후, PMOS 트랜지스터 상에 형성된 라이너막에는 게르마늄 또는 질소를 이온 주입하여 인장 스트레스를 감소시킬 수 있다.
또한, PMOS 트랜지스터 상에 형성된 라이너막에 게르마늄 또는 질소를 이온 주입하는 공정을 전술한 바와 같이 별도로 진행하지 않고, 후술할 공정(도 6a 참조)에서 제1 층간 절연막(도 6a의 320)에 게르마늄 또는 질소를 이온 주입하는 공정에서, 라이너막과 제1 층간 절연막을 동시에 이온 주입할 수 있다.
뿐만 아니라, NMOS 및 PMOS 트랜지스터 상에 형성된 라이너막의 인장 스트레스가 PMOS 트랜지스터의 동작 특성을 크게 저하시키지 않을 경우, 별도의 이온 주입 공정을 하지 않을 수도 있다.
다음으로, 도 1 및 도 2c를 참조하여, 제1 및 제2 라이너막(310, 312) 상에 소정의 스트레스를 갖는 제1 층간 절연막(ILD; Inter-Layer Dielectric)(320)을 형성한다(S300). 구체적으로, 제1 층간 절연막(320)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 본 발명의 제1 실시예에서는 제1 층간 절연막(320)으로 소정의 인장 스트레스(tensile stress)를 갖는 O3-TEOS를 사용한 경우를 예로 든다. 여기서, 제1 층간 절연막(320)은 CVD(Chemical Vapor Deposition) 방식, 스핀 코팅 방식 등을 이용하여 형성할 수 있다.
이어서, 이후 공정의 용이성을 위해서 선택적으로, 제1 층간 절연막(320)을 평탄화할 수도 있다.
이 후, 도 1, 도 2d 및 도 2e를 참조하여, 제1 층간 절연막(320) 내에 NMOS 및 PMOS 트랜지스터(100, 200)를 메탈 배선과 연결하기 위한 콘택(contact; 328)을 형성한다.(S400) 따라서, 제1 층간 절연막(320)은 메탈 배선과 메탈 배선을 절연하기 위한 메탈간 절연막(IMD; Inter-Metallic Dielectric)과는 구별된다.
보다 상세히 설명하면, 도 2d에 도시된 바와 같이 제1 층간 절연막(320) 상에 콘택 홀(contact hole; 322)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 이 후, 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 게이트 전극(120, 220) 및 소스/드레인 영역(160, 260)이 노출될 때까지 제1 층간 절연 막(320)을 부분 식각하여 콘택홀(322)들을 형성한다. 즉, 각 콘택홀(322)들에 의해 게이트 전극(120, 220) 및/또는 소스/드레인 영역(160, 260)의 표면이 노출된다.
그리고 나서, 도 2e에 도시된 바와 같이, 콘택홀(322) 내에 매립된 콘택(328)을 형성한다. 여기서, 콘택(328)은 콘택홀을 따라 컨포말하게 형성된 배리어막(324)과 금속막(326)으로 이루어진다.
배리어막(barrier layer; 324)은 콘택홀(322) 내에 매립되는 금속막의 접촉성을 향상시키기 위한 오믹막(adhesion)과 금속 물질이 확산되어 실리콘과 반응하는 것을 방지하는 확산 방지막(diffusion barrier)을 형성하여 완성된다. 이 때, 오믹막은 Ti 또는 Ta 등과 같은 고융점 금속(refractory metal)을 콘택홀의 표면을 따라 컨포말하게 증착하여 형성할 수 있으며, 확산 방지막은 오믹막의 표면을 따라 TiN 또는 TaN 등을 증착하여 형성할 수 있다.
이 후, 내벽에 배리어막(324)이 형성된 콘택홀(322) 내에 금속 물질을 매립시켜 콘택(328)을 완성한다. 여기서, 콘택(328)은 콘택홀(322) 내에 W, Cu 또는 Al 등과 같은 금속 물질을 증착하여 형성할 수 있다.
이어서, 제1 층간 절연막(320)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치 백(etch back) 등과 같은 평탄화 공정을 실시할 수 있다.
그리고 나서, 도 1 및 도 2e를 참조하여, 제1 층간 절연막(320)을 탈수소화시킴으로써 스트레스를 변화시킨다.(S500)
보다 상세히 설명하면, 제1 층간 절연막(320) 내의 수소 이온을 제거하는 탈 수소화 공정을 수행함으로써 제1 층간 절연막(320) 내에 보이드(void)가 형성되며, 보이드가 스트레스를 변화시키게 된다.
제1 층간 절연막(320)을 탈수소화하는 방법으로는 탈수소화 가스 분위기에서 플라즈마 처리, UV 처리 또는 열처리 등과 같은 방법이 있다. 그리고 탈수소화 가스로는 N2, O2, O3, N2O, H2, D2 또는 이들의 조합을 사용할 수 있다.
예를 들어, 제1 층간 절연막(320)으로 O3-TEOS를 사용하고 탈수소화 가스 분위기에서 플라즈마 처리, UV 처리 또는 열처리하여 탈수소화하면, 탈수소화된 제1 층간 절연막(320) 내의 Si-OH 본딩 등이 줄어들게 된다. 이와 같이 수소 이온이 줄어들게 되면 탈수소화된 제1 층간 절연막(320) 내에 보이드가 형성되고, 이러한 보이드는 인장 스트레스를 증가시킨다. 공정 조건에 따라 다를 수 있으나, 탈수소화 전에는 O3-TEOS막의 인장 스트레스는 약 10~100MPa이고, 탈수소화 후에는 O3-TEOS막의 인장 스트레스는 약 200MPa 이상이 될 수 있다.
또한, 탈수소화 가스 분위기에서의 플라즈마 처리, UV 처리 또는 열처리는 다수회 연속적으로(sequentially) 진행될 수 있다. 예를 들어, 제1 층간 절연막(320)을 O3 플라즈마 처리하고, 이어서 N2 플라즈마 처리할 수 있다. 또한, 제1 층간 절연막(320)을 O3 플라즈마 처리하고 이어서 N2 열처리할 수도 있다.
이와 같이, 제1 층간 절연막(320) 내에 콘택(328)을 형성하고, 제1 층간 절연막(320)을 탈수소화시킴으로써, 콘택 형성시 제1 층간 절연막(320)의 스트레스가 감소하거나, 제1 층간 절연막(320)으로 수분이 침투하는 것을 방지할 수 있다.
이하에서는 도 2e를 참조하여 본 발명의 제 1 실시예에 따른 반도체 집적 회로 장치에 대해 설명한다.
본 발명의 제 1 실시예에 따른 반도체 집적 회로 장치(1)는 NMOS 트랜지스터(100) 상에 탈수소화된 제1 층간 절연막(320)이 형성되어 있으므로, NMOS 트랜지스터의 전류 구동 능력이 증가된다.
구체적으로, 제1 층간 절연막(320)의 인장 스트레스가 증가되면, 제1 층간 절연막(320) 하부의 제1 라이너막과 맞닿아 있는 NMOS 트랜지스터(100)의 소오스/드레인 영역(160)에 압축 스트레스가 발생하게 되고, 소오스/드레인 영역(160)에 인접한 채널 영역(146)에는 인장 스트레스가 발생하게 된다. 이와 같이 채널 영역(146)에 인장 스트레스가 발생되게 되면, 채널 영역(146)에서의 유효 질량이 감소되고 전자의 이동도(mobility)가 증가되게 되므로 NMOS 트랜지스터(100)의 전류 구동 능력이 증가된다.
이하, 도 3을 참조하여 본 발명의 제 2 실시예에 따른 반도체 집적 회로 장치에 대해 상세히 설명한다. 도 3은 본 발명의 제 2 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 도 1 내지 도 2c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치(2)는 제1 층간 절연막(320) 내에 콘택(328)을 형성한 후, 탈수소화한 다음, 제1 층간 절 연막(320) 상에 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입되는 것을 방지하는 캡핑막(330)을 더 형성할 수 있다.
구체적으로, 탈수소화하여 제1 층간 절연막(320)의 인장 스트레스의 크기를 증가시키더라도, 다층의 배선 및 다층의 메탈간 절연막(InterMetallic Dielectric; IMD)을 형성하는 후속 공정 중에 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입되면 인장 스트레스의 크기가 다시 작아질 수 있다. 예를 들어, 제1 층간 절연막(320)으로 사용되는 O3-TEOS는 후속 공정 중에 흡습되는 특성이 강하다.
이와 같은 수분 또는 외부 이온은 제1 게이트 절연막(110) 내로 침입하여 NMOS 트랜지스터(100)의 문턱 전압(threshold voltage)의 전압 레벨을 변화시키고 드레인 오프 전류(drain off current)를 증가시키는 등 동작 특성을 저하시킬 수 있다. 따라서, 수분 또는 외부 이온이 제1 층간 절연막(320)으로 침입하는 것을 방지하기 위한 캡핑막(330)을 형성할 수 있다.
이와 같은 캡핑막(330)은 제1 층간 절연막(320)을 탈수소화한 후 인-시츄(in-situ)로 진행하여 형성하는 것이 보다 효과적이다. 이러한 캡핑막(330)으로는 HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 또는 SiN, SiON 등을 사용할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 제조 방법에 따르면 NMOS 및 PMOS 트랜지스터를 덮는 제1 층간 절연막 내에 콘택을 형성한 후, 제1 층간 절연막을 탈수소화함으로써, 콘택을 형성하기 이전에 탈수소화함으로 인해 콘택 형성시 제1 층간 절연막 내로 수분 또는 외부 이온이 침투하는 것을 방지할 수 있다.
또한, 제1 층간 절연막 내에 콘택을 형성한 후 탈수소화하고 인-시츄로 캡핑막을 형성함으로써 제1 층간 절연막의 흡습을 보다 효과적으로 막을 수 있다.
Claims (19)
- 반도체 기판 상에 NMOS 트랜지스터를 형성하고,상기 NMOS 트랜지스터 상에 소정의 스트레스를 갖는 제1 층간 절연막을 형성하고,상기 제1 층간 절연막 내에 상기 NMOS 트랜지스터와 연결되는 콘택을 형성하고,상기 제1 층간 절연막을 탈수소화하여 상기 스트레스를 변화시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화하는 것은 상기 제1 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리, UV 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 2항에 있어서,상기 탈수소화 가스는 N2, O2, O3, N2O, H2, D2 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 탈수소화된 제1 층간 절연막은 200MPa 이상의 인장 스트레스를 갖는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막은 O3-TEOS, NSG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 이들의 조합을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 캡핑막을 형성하는 것은 상기 제1 층간 절연막을 탈수소화한 후 인-시츄로 형성하는 것을 포함하는 반도체 직접 회로 장치의 제조 방법.
- 제 1항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판 상에 NMOS 트랜지스터를 형성하고,상기 NMOS 트랜지스터 상에, 소정의 인장 스트레스를 갖는 O3-TEOS막을 포함하는 제1 층간 절연막을 형성하고,상기 제1 층간 절연막 내에 상기 NMOS 트랜지스터와 연결되는 콘택을 형성하고,상기 제1 층간 절연막을 탈수소화하여 상기 인장 스트레스를 증가시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 제1 층간 절연막을 탈수소화하는 것은 상기 제1 층간 절연막을 탈수소화 가스 분위기에서 플라즈마 처리, UV 처리 또는 열처리하는 것을 적어도 1회 실시하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 탈수소화 가스는 N2, O2, O3, N2O, H2, D2 또는 이들의 조합인 반도체 집적 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 탈수소화된 제1 층간 절연막은 200MPa 이상의 인장 스트레스를 갖는 반도체 집적 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 제1 층간 절연막을 탈수소화한 후, 상기 제1 층간 절연막 상에 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 13항에 있어서,상기 캡핑막을 형성하는 것은 상기 제1 층간 절연막을 탈수소화한 후 인-시츄로 형성하는 것을 포함하는 반도체 직접 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 제1 층간 절연막을 형성하기 전에, 상기 NMOS 트랜지스터 상에 소정의 인장 스트레스를 갖는 라이너막을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판 상에 형성된 NMOS 트랜지스터;상기 NMOS 트랜지스터 상에 형성되고, 소정의 인장 스트레스를 갖는 라이너막;상기 라이너막 상에 형성되고, 탈수소화되어 인장 스트레스가 증가된 제1 층간 절연막; 및상기 제1 층간 절연막 내에 형성되어 상기 NMOS 트랜지스터와 연결된 콘택을 포함하는 반도체 집적 회로 장치.
- 제 16항에 있어서,상기 탈수소화된 제1 층간 절연막은 탈수소화 가스 분위기에서 플라즈마 처리, UV 처리 또는 열처리된 반도체 집적 회로 장치.
- 제 16항에 있어서,상기 제1 층간 절연막 상에 형성되고, 수분 또는 외부 이온이 상기 제1 층간 절연막에 침입하는 것을 방지하는 캡핑막을 더 포함하는 반도체 집적 회로 장치.
- 제 18항에 있어서,상기 캡핑막을 형성하는 것은 상기 제1 층간 절연막을 탈수소화한 후 인-시츄로 형성하는 것을 포함하는 반도체 직접 회로 장치의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060073912A KR100834737B1 (ko) | 2006-08-04 | 2006-08-04 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
| JP2006301719A JP5209196B2 (ja) | 2005-11-07 | 2006-11-07 | 半導体装置の製造方法 |
| TW095141118A TWI338335B (en) | 2005-11-07 | 2006-11-07 | Semiconductor devices and methods of manufacturing the same |
| US11/593,898 US7867867B2 (en) | 2005-11-07 | 2006-11-07 | Methods of manufacturing semiconductor devices |
| US12/987,415 US8237202B2 (en) | 2005-11-07 | 2011-01-10 | Semiconductor devices including dehydrogenated interlayer dielectric layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060073912A KR100834737B1 (ko) | 2006-08-04 | 2006-08-04 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080012691A true KR20080012691A (ko) | 2008-02-12 |
| KR100834737B1 KR100834737B1 (ko) | 2008-06-05 |
Family
ID=39340770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060073912A KR100834737B1 (ko) | 2005-11-07 | 2006-08-04 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100834737B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11881522B2 (en) | 2018-10-05 | 2024-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173075A (ja) * | 1996-12-05 | 1998-06-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体記憶装置の製造方法 |
| JP4557508B2 (ja) * | 2003-06-16 | 2010-10-06 | パナソニック株式会社 | 半導体装置 |
-
2006
- 2006-08-04 KR KR1020060073912A patent/KR100834737B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11881522B2 (en) | 2018-10-05 | 2024-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100834737B1 (ko) | 2008-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5209196B2 (ja) | 半導体装置の製造方法 | |
| US7534678B2 (en) | Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby | |
| EP2360723B1 (en) | Semiconductor device with copper wirings and corresponding fabrication method | |
| US8084787B2 (en) | PMD liner nitride films and fabrication methods for improved NMOS performance | |
| US7220630B2 (en) | Method for selectively forming strained etch stop layers to improve FET charge carrier mobility | |
| EP1168430B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6372569B1 (en) | Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance | |
| US7759185B2 (en) | Semiconductor device and method of fabricating the same | |
| US7012028B2 (en) | Transistor fabrication methods using reduced width sidewall spacers | |
| US20090017625A1 (en) | Methods For Removing Gate Sidewall Spacers In CMOS Semiconductor Fabrication Processes | |
| US6184114B1 (en) | MOS transistor formation | |
| US7785951B2 (en) | Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby | |
| KR100834737B1 (ko) | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 | |
| KR100678636B1 (ko) | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 | |
| JPH11135773A (ja) | 半導体装置及びその製造方法 | |
| KR100744248B1 (ko) | 반도체 소자의 제조 방법 | |
| JP4688832B2 (ja) | 半導体装置及びその製造方法 | |
| KR20080022497A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2007201490A (ja) | 半導体装置 | |
| KR20050065044A (ko) | 소오스 및 드레인과 접하는 산화막을 구비하는 반도체소자의 제조방법 | |
| JP2009124164A (ja) | 半導体装置 | |
| JP2007189243A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160429 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170427 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180430 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 12 |