KR20080009505A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to improve the operation characteristic of devices by applying different compressive stresses to PMOS and N(N-ch)MOS transistors. A semiconductor device includes upper and lower element isolation structures(117,115), and a gate structure(197). The upper and lower element isolation structures are formed on a semiconductor substrate(110) and define an active region. The gate structure is formed on a surface of the active region. The upper element isolation structure is made of materials having greater compressive stress than the lower element isolation structure. The semiconductor substrate is positioned on a PMOS(P-channel Metal Oxide Semiconductor) region.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present disclosure.

도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.

도 3a 내지 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4a 내지 4c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 피모오스(PMOS) 트랜지스터에 압축 응력(Compressive stress)을 인가하고, 엔모오스(NMOS) 트랜지스터에 상대적으로 작은 압축 응력을 인가토록 STI 공정을 변경하여 트랜지스터를 설계함으로써 소자의 이동성(Mobility) 개선하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, the STI process is changed to apply a compressive stress to a PMOS transistor and to apply a relatively small compressive stress to an NMOS transistor. The present invention relates to a semiconductor device capable of improving the mobility of the device by designing a transistor, and to improving the operating characteristics of the device, and to a method of manufacturing the same.

일반적으로, 집적회로를 구성하는 트랜지스터와 같은 소자의 속도를 증가시 키기 위해, 집적회로 제조자들은 소자 크기를 감소시켰다. 작은 소자는 더 빠른 속도로 동작할 수 있지만, 소스/드레인 항복 전압의 감소, 접합 용량의 증가 및 임계 전압의 불안정성과 같은 소자의 2차적 성능 요소들이 트랜지스터 성능에 단 채널 효과라고 불리는 부정적인 영향이 미친다.In general, to increase the speed of devices such as transistors that make up integrated circuits, integrated circuit manufacturers have reduced device size. Smaller devices can operate at higher speeds, but the secondary performance factors of the device, such as reducing the source / drain breakdown voltage, increasing junction capacitance, and threshold voltage instability, have a negative effect on the transistor performance called the short channel effect. .

소자 동작 속도를 증가시키는 기술은 소자 크기를 줄이는 문제에서 캐리어 이동성(Mobility)를 개선하고 단 채널 효과를 경감하는 문제로 변경되었다. 소자의 캐리어 이동성는 반도체 소자들을 스트레인(Straining)시킴으로써 개선될 수 있다. 트랜지스터에 스트레스를 인가 시 엔모오스와 피모오스의 동작 특성이 향상되도록 하려면 채널 방향을 기준으로 각각 장력(Tensile stress)과 압축 응력(Compressive stress)이 인가되어야 한다. 우선 게이트 스페이서 형성 시 스페이서 물질과 증착 조건을 조절하여 트랜지스터의 종류에 따라 다른 스트레스를 인가하여 이동성를 개선하고자 하는 시도가 있었다. 그러나 게이트 물질이 단단(Hard)한 텅스텐 실리사이드에서 무른(Soft) 텅스텐(W)으로 바뀌었기 때문에 게이트 구조물 상부에 인가되는 스트레스에 대해 게이트 물질이 버퍼 역할을 함으로써 의도한 스트레스를 충분히 전달하기 어렵다. 또한, 실리콘 게르마늄 소스/드레인 영역을 이용한 이동성 개선방법과 SOI 기판을 이용한 방법은 많은 비용을 요구하는 단점이 있다.The technology to increase device operating speed has shifted from reducing device size to improving carrier mobility and reducing short channel effects. The carrier mobility of the device can be improved by straining the semiconductor devices. In order to improve the operating characteristics of enmos and pimoses when stress is applied to the transistors, tension and compressive stresses must be applied based on the channel direction, respectively. At first, an attempt was made to improve mobility by controlling a spacer material and deposition conditions when forming a gate spacer, by applying different stresses according to the type of transistor. However, since the gate material is changed from hard tungsten silicide to soft tungsten (W), the gate material acts as a buffer against the stress applied to the gate structure, and thus it is difficult to sufficiently transfer the intended stress. In addition, the mobility improvement method using the silicon germanium source / drain region and the method using the SOI substrate has a disadvantage that requires a large cost.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 피모오스(PMOS) 트랜지스터 영역에서 소자 분리 구조의 일부를 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하도록 설계를 변경하여 게이트 하부의 반도체 기판에 압축 응력을 인가함으로써 소자의 이동성(Mobility)을 개선할 수 있다. 또한, 엔모오스(NMOS) 트랜지스터 영역에서 상대적으로 압축 응력이 큰 물질을 제거토록 설계를 변경하여 게이트 하부의 반도체 기판에 상대적으로 압축 응력을 덜 받게 함으로써 소자의 이동성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and in particular, a part of the device isolation structure in the PMOS transistor region is changed to design a material having a relatively high compressive stress to change the design of the semiconductor under the gate. Mobility of the device may be improved by applying compressive stress to the substrate. In addition, a semiconductor device capable of improving the mobility of the device by changing the design to remove a material having a relatively high compressive stress in the NMOS transistor region so as to receive less compressive stress in the semiconductor substrate below the gate. It is to provide a manufacturing method.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,The present invention is to achieve the above object, the semiconductor device according to an embodiment of the present invention,

반도체 기판 내에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조와, 활성 영역 상부에 위치한 게이트 구조물을 포함하되, 상부 소자 분리 구조는 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 것을 특징으로 한다.An upper and lower device isolation structure formed in the semiconductor substrate and defining a active region, and a gate structure positioned over the active region, wherein the upper device isolation structure has a relatively higher compressive stress than the lower device isolation structure. Characterized in that it is formed of a material.

또한, 본 발명의 다른 실시 예에 따른 반도체 소자는,In addition, according to another embodiment of the present invention,

피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조와, 활성 영역 상부에 위치한 게이트 구조물을 포함하되, 피모오스 영역에서 상부 소자 분리 구조는 압축 응력이 큰 물질로 형성하며, 엔모오스 영역에서 상부 소자 분리 구조는 피모오스 영역보다 상대적으로 압축 응력이 작은 물질로 형성하는 것을 특징으로 한다.It is formed on a semiconductor substrate including a PMOS region and an NMOS region, and includes upper and lower device isolation structures defining an active region, and a gate structure located above the active region, the upper portion of the upper region of the PMOS region. The device isolation structure is formed of a material having a high compressive stress, and the upper device isolation structure is formed of a material having a relatively smaller compressive stress than the P-moose region in the enmoose region.

그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은And the method of manufacturing a semiconductor device according to an embodiment of the present invention

반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계와, 소 정 두께의 소자 분리 구조를 식각하여 리세스를 형성하는 단계와, 리세스를 포함하는 활성 영역 상부에 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계와, 게이트 마스크로 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 반도체 기판 상부에 게이트 구조물을 형성하되, 리세스에 소정 두께의 상기 게이트 도전층을 남기는 단계와, 리세스 상부의 게이트 도전층을 산화시켜 상부 및 하부 소자 분리 구조를 형성하되, 상부 소자 분리 구조는 압축 응력이 큰 물질로 형성되는 단계를 포함하는 것을 특징으로 한다.Forming a device isolation structure defining an active region in the semiconductor substrate, forming a recess by etching the device isolation structure having a predetermined thickness, and forming a recess on the active region including the gate, the gate conductive layer and the gate hard Forming a mask layer, forming a gate structure on the semiconductor substrate by patterning the gate hard mask layer and the gate conductive layer using a gate mask, and leaving the gate conductive layer having a predetermined thickness in a recess; The upper and lower device isolation structures are formed by oxidizing the gate conductive layer, wherein the upper device isolation structure includes forming a material having a high compressive stress.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자를 도시한 단면도이다. 하부 소자 분리 구조(115)와 상부 소자 분리 구조(117)의 적층 구조로 이루어진 소자 분리 구조(120)는 반도체 기판(110) 내에 형성되며 활성 영역(110a)을 정의한다. 게이트 구조물(197)은 게이트 전극(193)과 게이트 하드 마스크층 패턴(195)의 적층 구조로 활성 영역(110a) 상부에 위치한다. 또한, 게이트 절연막(160)은 게이트 구조물(197)과 반도체 기판(110) 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 상부 소자 분리 구조(117)는 압축 응력(Compressive stress)이 큰 물질인 폴리 산화막으로 형성되어 게이트 구조물(197) 하부의 반도체 기판(110)에 압축 응력을 인가하여 소자의 이동성(Mobility)를 향상시킬 수 있다. 또한, 반도체 기판(110)은 피모오스(PMOS) 영역에 위치하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 소자 분리 구조(115)는 갭-필(Gap-fill) 특성을 향상시키기 위 하여 HDP(High density plasma) 산화막과 SOD(Spin-on-dielectric) 산화막의 적층 구조인 것이 바람직하다.1 is a cross-sectional view illustrating a semiconductor device in accordance with a first embodiment of the present invention. The device isolation structure 120, which is a stacked structure of the lower device isolation structure 115 and the upper device isolation structure 117, is formed in the semiconductor substrate 110 and defines the active region 110a. The gate structure 197 is disposed on the active region 110a in a stacked structure of the gate electrode 193 and the gate hard mask layer pattern 195. In addition, the gate insulating layer 160 is positioned between the gate structure 197 and the semiconductor substrate 110. According to an embodiment of the present invention, the upper device isolation structure 117 is formed of a poly oxide film which is a material having a high compressive stress to apply a compressive stress to the semiconductor substrate 110 under the gate structure 197. Mobility of the device can be improved. In addition, the semiconductor substrate 110 is preferably located in the PMOS region. According to another embodiment of the present invention, the lower device isolation structure 115 is a stack of a high density plasma (HDP) oxide and a spin-on-dielectric (SOD) oxide film to improve gap-fill characteristics. It is preferable that it is a structure.

도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자를 도시한 단면도이다. 이때, 도 2(i)는 피모오스(PMOS) 영역의 반도체 소자를 도시한 단면도이고, 도 2(ii)는 엔모오스(NMOS) 영역의 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with a second embodiment of the present invention. 2 (i) is a cross-sectional view illustrating a semiconductor device in a PMOS region, and FIG. 2 (ii) is a cross-sectional view showing a semiconductor device in an NMOS region.

도 2를 참조하면, 소자 분리 구조(120)는 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판(210) 내에 형성되며 활성 영역(210a)을 정의한다. 게이트 구조물(297)은 게이트 전극(293)과 게이트 하드 마스크층 패턴(295)의 적층 구조로 활성 영역(210a) 상부에 위치한다. 또한, 게이트 절연막(260)은 게이트 구조물(297)과 반도체 기판(210) 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 피모오스 영역에서 상부 소자 분리 구조(217)는 압축 응력이 큰 물질인 폴리 산화막으로 형성하나, 엔모오스 영역에서 상부 소자 분리 구조(219)는 피모오스 영역보다 상대적으로 압축 응력이 작은 물질인 질화막으로 형성하여 피모오스 영역의 게이트 구조물(297) 하부의 반도체 기판(210)에 인가되는 압축 응력을 줄인다. 따라서, 피모오스 영역과 엔모오스 영역에서 소자의 이동성를 동시에 향상시킬 수 있다. 또한, 피모오스 영역의 상부 소자 분리 구조(219)의 두께는 50Å 내지 300Å인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 소자 분리 구조(115)는 갭-필 특성을 향상시키기 위하여 HDP 산화막과 SOD 산화막의 적층 구조인 것이 바람직하다.Referring to FIG. 2, a device isolation structure 120 is formed in a semiconductor substrate 210 including a PMOS region and an NMOS region and defines an active region 210a. The gate structure 297 is disposed on the active region 210a in a stacked structure of the gate electrode 293 and the gate hard mask layer pattern 295. In addition, the gate insulating layer 260 is positioned between the gate structure 297 and the semiconductor substrate 210. According to an embodiment of the present invention, the upper device isolation structure 217 is formed of a poly oxide film, which is a material having a high compressive stress, in the PMOS region. As a result, a compressive stress applied to the semiconductor substrate 210 under the gate structure 297 in the PMOS region is reduced by forming a nitride film having a small compressive stress. Therefore, the mobility of the device can be simultaneously improved in the PMOS region and the EnMOS region. In addition, the thickness of the upper element isolation structure 219 in the PMOS region is preferably 50 kPa to 300 kPa. According to another embodiment of the present invention, the lower device isolation structure 115 is preferably a laminated structure of the HDP oxide film and the SOD oxide film to improve the gap-fill characteristics.

도 3a 내지 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 여기서, 도 3a(i) 내지 3e(i)는 피모오스(PMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 3a(ii) 내지 3e(ii)는 엔모오스(NMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in a PMOS region, and FIGS. 3A to 3E are semiconductors in an NMOS region. It is sectional drawing which shows the manufacturing method of a device.

도 3a를 참조하면, 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함하는 패드 절연막(미도시)이 구비된 반도체 기판(310)에 STI 방법으로 소자 분리용 트렌치(미도시)를 형성한 후, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 소자 분리용 트렌치를 매립한다. 다음으로, 패드 절연막을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 활성 영역(310a)을 정의하는 소자 분리 구조(320)를 형성한다. 본 발명의 일 실시 예에 따르면, 소자 분리용 절연막은 갭-필(Gap-fill) 특성을 향상시키기 위하여 스핀-필(Spin-fill) 방식의 스핀-온-절연체(Spin-on-Dielectric 이하 "SOD"라 함) 막과 고밀도 플라즈마(High density plasma 이하 "HDP"라 함) 막의 적층구조로 형성하는 것이 바람직하다.Referring to FIG. 3A, an isolation trench (not shown) is formed on a semiconductor substrate 310 including a pad insulating layer (not shown) including a PMOS region and an NMOS region by an STI method. Afterwards, an isolation layer (not shown) is formed over the entire structure to fill the trench for isolation. Next, a device isolation structure 320 defining the active region 310a is formed by planarizing etching of the device isolation insulating film until the pad insulating film is exposed. According to an embodiment of the present invention, the insulating film for device isolation is a spin-fill spin-on-insulator ("Spin-on-Dielectric") to improve gap-fill characteristics. SOD ") film and a high density plasma (" HDP ") film are preferably formed in a laminated structure.

도 3b 및 3c를 참조하면, 소정 두께의 소자 분리 구조(320)를 식각하여 리세스(330)를 형성한 후, 활성 영역(310a)의 상부의 패드 절연막을 제거하여 반도체 기판(310)을 노출한다. 다음으로, 노출된 반도체 기판(310) 상부에 게이트 절연막(360)을 형성한 후, 리세스(330)를 포함한 전체 구조물 상부에 게이트 도전층(365)을 형성한다. 이후, 게이트 도전층(365) 상부에 게이트 하드 마스크층(390)을 형성한다. 본 발명의 일 실시 예에 따르면, 게이트 도전층(365)은 하부 게이트 도전층(370)과 상부 게이트 도전층(380)의 적층 구조로 형성하는 것이 바람직하고, 하부 게이트 도전층(370)은 폴리실리콘층을 포함하는 것이 바람직하며, 상부 게이 트 도전층(380)은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 또는 이들의 조합으로 형성하는 것이 바람직하다.Referring to FIGS. 3B and 3C, after forming the recess 330 by etching the device isolation structure 320 having a predetermined thickness, the pad insulating layer on the active region 310a is removed to expose the semiconductor substrate 310. do. Next, after the gate insulating layer 360 is formed on the exposed semiconductor substrate 310, the gate conductive layer 365 is formed on the entire structure including the recess 330. Thereafter, a gate hard mask layer 390 is formed on the gate conductive layer 365. According to an embodiment of the present disclosure, the gate conductive layer 365 may be formed in a stacked structure of the lower gate conductive layer 370 and the upper gate conductive layer 380, and the lower gate conductive layer 370 may be formed of poly Preferably, the upper gate conductive layer 380 includes a titanium (Ti) layer, a titanium nitride (TiN) film, a tungsten (W) layer, an aluminum (Al) layer, a copper (Cu) layer, and tungsten. It is preferable to form the silicide (WSi x ) layer or a combination thereof.

도 3d 및 3e를 참조하면, 게이트 마스크(미도시)로 게이트 하드 마스크층(390)과 게이트 도전층(365)을 패터닝하여 게이트 하드 마스크층 패턴(395)과 게이트 전극(393)의 적층 구조로 이루어진 게이트 구조물(397)을 형성한다. 이때, 게이트 구조물(397) 형성을 위한 패터닝 공정 시 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)은 게이트 전극(393)과 분리된다. 다음으로, 게이트 구조물(397)의 측벽과 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)을 산화시켜 상부 소자 분리 구조(317)와 하부 소자 분리 구조(315)의 적층 구조로 이루어진 소자 분리 구조(320)를 형성한다. 본 발명의 일 실시 예에 따르면, 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)의 식각 선택비를 조절하여 남은 게이트 도전층(370)의 두께를 얇게 만들어 후속 산화 공정 시 활성 영역(310a) 상부로 돌출되지 않게 조절할 수 있다. 또한, 상부 소자 분리 구조(317)는 부피가 증가된 폴리 산화막으로 형성되어 게이트 구조물(397) 하부의 반도체 기판(310)에 압축 응력을 인가한다. 따라서, 피모오스 영역에서 소자의 이동성을 개선하여 트랜지스터의 동작 특성을 개선할 수 있다.Referring to FIGS. 3D and 3E, the gate hard mask layer 390 and the gate conductive layer 365 are patterned using a gate mask (not shown) to form a stacked structure of the gate hard mask layer pattern 395 and the gate electrode 393. A gate structure 397 is formed. In this case, in the patterning process for forming the gate structure 397, the gate conductive layer 370 remaining on the recess 330 of FIG. 3B is separated from the gate electrode 393. Next, the gate conductive layer 370 remaining on the sidewall of the gate structure 397 and the recess 330 of FIG. 3B is oxidized to stack the upper device isolation structure 317 and the lower device isolation structure 315. A device isolation structure 320 is formed. According to an embodiment of the present invention, the thickness of the remaining gate conductive layer 370 is reduced by controlling the etching selectivity of the gate conductive layer 370 remaining on the recess 330 of FIG. It can be adjusted so as not to protrude above the region 310a. In addition, the upper device isolation structure 317 is formed of a poly oxide film of increased volume to apply compressive stress to the semiconductor substrate 310 under the gate structure 397. Therefore, it is possible to improve the mobility of the device in the PMOS region to improve the operating characteristics of the transistor.

도 3f를 참조하면, 전체 구조물 상부에 감광막(미도시)을 형성한 후, 게이트 마스크(미도시)를 이용하여 소자 분리 구조(320)를 노출하는 감광막 패턴(335)을 형성한다. 다음으로, 노출된 상부 소자 분리 구조(317)를 추가로 산화시킬 수 있다. 본 발명의 일 실시 예에 따르면, 감광막 패턴(335)은 네가티브(Negative) 감광막으로 형성하는 것이 바람직하다.Referring to FIG. 3F, after the photoresist is formed on the entire structure, a photoresist pattern 335 exposing the device isolation structure 320 is formed using a gate mask. Next, the exposed upper device isolation structure 317 can be further oxidized. According to one embodiment of the present invention, the photoresist pattern 335 is preferably formed of a negative photoresist.

도 4a 및 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 4a(i) 및 4b(i)는 피모오스(PMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 4a(ii) 및 4b(ii)는 엔모오스(NMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention, and FIGS. 4A and 4B illustrate a method of manufacturing a semiconductor device in a PMOS region. 4A (ii) and 4B (ii) are cross-sectional views illustrating a method of manufacturing a semiconductor device in an NMOS region.

도 4a 및 4b를 참조하면, 도 3f에 형성된 구조물 상부에 감광막(미도시)을 형성한 후, 이를 엔모오스 영역을 정의하는 마스크로 노광 및 현상하여 엔모오스 영역을 노출하는 감광막 패턴(440)을 형성한다. 다음으로, 엔모오스 영역에 노출된 상부 소자 분리 구조를 제거하여 리세스(430)를 형성한 후, 피모오스를 덮는 감광막 패턴(440)과 활성 영역(410a)을 덮는 감광막 패턴(435)을 제거한다. 리세스(430)을 포함한 전체 구조물 상부에 절연막(419)을 형성하여 엔모오스 영역에서 상부 소자 분리 구조(419)와 하부 소자 분리 구조(415)의 적층 구조로 이루어진 소자 분리 구조(420)를 형성한다. 본 발명의 일 실시 예에 따르면, 엔모오스 영역의 상부 소자 분리 구조(419)는 HDP 막보다 소프트한 물질인 질화막으로 형성하며, 그 두께는 50Å 내지 300Å인 것이 바람직하다. 또한, 엔모오스 영역에서 소자 분리 구조(420)는 HDP 막으로 형성되었을 때보다 게이트 구조물(497) 하부의 반도체 기판(410)에 상대적으로 압축 응력을 덜 인가한다. 따라서, 피모오스 영역과 엔모오스 영역에서 소자의 이동성을 동시에 개선하여 트랜지스터의 동작 특성을 개선할 수 있다.Referring to FIGS. 4A and 4B, after forming a photoresist film (not shown) on the structure formed in FIG. 3F, the photoresist pattern 440 exposing and developing the photosensitive film pattern 440 exposing and developing the photoresist film is exposed. Form. Next, after forming the recess 430 by removing the upper device isolation structure exposed to the enmos region, the photoresist pattern 440 covering the PMOS and the photoresist pattern 435 covering the active region 410a are removed. do. An insulating film 419 is formed on the entire structure including the recess 430 to form the device isolation structure 420 having a stack structure of an upper device isolation structure 419 and a lower device isolation structure 415 in the enmosphere region. do. According to one embodiment of the present invention, the upper device isolation structure 419 of the enmose region is formed of a nitride film which is a softer material than the HDP film, the thickness is preferably 50 ~ 300Å. In addition, in the enmos region, the device isolation structure 420 applies less compressive stress to the semiconductor substrate 410 under the gate structure 497 than when the HDP film is formed. Therefore, the mobility of the device may be simultaneously improved in the PMOS region and the ENMOS region, thereby improving the operation characteristics of the transistor.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 소자 분리 구조를 변경하여 게이트 구조물 하부의 반도체 기판에 스트레스를 인가함으로써 소자의 이동성을 개선할 수 있다. 특히, 피모오스(PMOS) 트랜지스터에 압축 응력(Compressive stress)을 인가하며, 엔모오스(NMOS) 트랜지스터에 상대적으로 작은 압축 응력을 인가토록 하여 소자의 이동성(Mobility) 개선한다. 따라서, 소자의 동작 특성을 향상시킬 수 있다. 또한, 소자 분리 구조 형성 시 발생할 수 있는 보이드(Void)와 심(Seam)을 상부 소자 분리 구조에 대한 후속 산화 공정으로 제거할 수 있다.As described above, the semiconductor device and its manufacturing method according to the present invention can improve the mobility of the device by applying a stress to the semiconductor substrate under the gate structure by changing the device isolation structure. In particular, compressive stress is applied to the PMOS transistor, and relatively small compressive stress is applied to the NMOS transistor to improve mobility of the device. Therefore, the operating characteristic of an element can be improved. In addition, voids and seams that may occur in forming the device isolation structure may be removed by a subsequent oxidation process for the upper device isolation structure.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (20)

반도체 기판 내에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조; 및Upper and lower device isolation structures formed in the semiconductor substrate and defining active regions; And 상기 활성 영역 상부에 위치한 게이트 구조물을 포함하되,Including a gate structure positioned above the active region, 상기 상부 소자 분리 구조는 상기 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 것을 특징으로 하는 반도체 소자.And the upper device isolation structure is formed of a material having a relatively higher compressive stress than the lower device isolation structure. 제 1항에 있어서,The method of claim 1, 상기 반도체 기판은 피모오스(PMOS) 영역에 위치하는 것을 특징으로 반도체 소자.The semiconductor substrate is a semiconductor device, characterized in that located in the PMOS region. 제 1항에 있어서,The method of claim 1, 상기 상부 소자 분리 구조는 폴리 산화막인 것을 특징으로 하는 반도체 소자.The upper device isolation structure is a semiconductor device, characterized in that the poly oxide film. 제 1항에 있어서,The method of claim 1, 상기 하부 소자 분리 구조는 HDP 산화막과 SOD 산화막의 적층 구조인 것을 특징으로 하는 반도체 소자.The lower device isolation structure is a semiconductor device, characterized in that the laminated structure of the HDP oxide film and the SOD oxide film. 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조; 및Upper and lower device isolation structures formed on a semiconductor substrate including a PMOS region and an NMOS region and defining an active region; And 상기 활성 영역 상부에 위치한 게이트 구조물을 포함하되,Including a gate structure positioned above the active region, 상기 피모오스 영역에서 상기 상부 소자 분리 구조는 압축 응력이 큰 물질로 형성하며, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조는 피모오스 영역보다 상대적으로 압축 응력이 작은 물질로 형성하는 것을 특징으로 하는 반도체 소자.The upper device isolation structure in the PMOS region is formed of a material having a high compressive stress, and the upper device isolation structure in the enmose region is formed of a material having a relatively smaller compressive stress than the PMOS region device. 제 5항에 있어서,The method of claim 5, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조는 질화막인 것을 특징으로 하는 반도체 소자.And the upper device isolation structure in the enmoose region is a nitride film. 제 5항에 있어서,The method of claim 5, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조의 두께는 50Å 내지 300Å인 것을 특징으로 하는 반도체 소자.And a thickness of the upper device isolation structure in the enmoose region is 50 kPa to 300 kPa. 반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계;Forming a device isolation structure defining an active region in the semiconductor substrate; 소정 두께의 상기 소자 분리 구조를 식각하여 리세스를 형성하는 단계;Etching the device isolation structure having a predetermined thickness to form a recess; 상기 리세스를 포함하는 상기 활성 영역 상부에 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계;Forming a gate conductive layer and a gate hard mask layer on the active region including the recesses; 게이트 마스크로 상기 게이트 하드 마스크층 및 상기 게이트 도전층을 패터 닝하여 상기 반도체 기판 상부에 게이트 구조물을 형성하되, 상기 리세스에 소정 두께의 상기 게이트 도전층을 남기는 단계; 및Patterning the gate hard mask layer and the gate conductive layer using a gate mask to form a gate structure on the semiconductor substrate, leaving the gate conductive layer having a predetermined thickness in the recess; And 상기 리세스 상부의 상기 게이트 도전층을 산화시켜 상부 및 하부 소자 분리 구조를 형성하되, 상기 상부 소자 분리 구조는 압축 응력이 큰 물질로 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And oxidizing the gate conductive layer on the recess to form an upper and lower device isolation structure, wherein the upper device isolation structure is formed of a material having a high compressive stress. 제 8항에 있어서,The method of claim 8, 상기 반도체 기판은 피모오스(PMOS) 영역에 위치하는 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor substrate is a method of manufacturing a semiconductor device, characterized in that located in the PMOS region. 제 8항에 있어서,The method of claim 8, 상기 식각된 소자 분리 구조의 두께는 10Å 내지 2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness of the etched device isolation structure is a semiconductor device manufacturing method, characterized in that 10 ~ 2,000Å. 제 8항에 있어서,The method of claim 8, 상기 게이트 도전층은 하부 게이트 도전층과 상부 게이트 도전층의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.The gate conductive layer is a semiconductor device manufacturing method, characterized in that the laminated structure of the lower gate conductive layer and the upper gate conductive layer. 제 11항에 있어서,The method of claim 11, 상기 하부 게이트 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반 도체 소자의 제조 방법.The lower gate conductive layer includes a polysilicon layer. 제 11항에 있어서,The method of claim 11, 상기 상부 게이트 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The upper gate conductive layer is selected from a titanium (Ti) layer, a titanium nitride (TiN) film, a tungsten (W) layer, an aluminum (Al) layer, a copper (Cu) layer, a tungsten silicide (WSi x ) layer, and a combination thereof. It is any one of the manufacturing methods of the semiconductor element. 제 8항에 있어서,The method of claim 8, 상기 상부 소자 분리 구조는 폴리 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The upper device isolation structure is a method for manufacturing a semiconductor device, characterized in that the poly oxide film. 제 8항에 있어서,The method of claim 8, 상기 하부 소자 분리 구조는 HDP 산화막과 SOD 산화막의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.The lower device isolation structure is a semiconductor device manufacturing method, characterized in that the laminated structure of the HDP oxide film and the SOD oxide film. 제 8항에 있어서,The method of claim 8, 상기 상부 소자 분리 구조를 추가 산화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And further oxidizing the upper device isolation structure. 제 8항에 있어서,The method of claim 8, 엔모오스(NMOS) 영역의 상기 상부 소자 분리 구조를 제거하는 단계; 및Removing the upper device isolation structure in an NMOS region; And 전체 구조물 상부에 절연막을 형성하여 상기 엔모오스 영역의 상기 상부 소자 분리 구조를 형성하되, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조는 상기 피모오스 영역보다 상대적으로 압축 응력이 작은 물질로 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an insulating layer on the entire structure to form the upper device isolation structure of the enmose region, wherein the upper device isolation structure is formed of a material having a relatively lower compressive stress than the epimolecular region. The method of manufacturing a semiconductor device further comprising. 제 17항에 있어서,The method of claim 17, 상기 엔모오스 영역의 상기 상부 소자 분리 구조를 제거하는 단계는Removing the upper device isolation structure of the enmoose region is 전체 표면 상부에 감광막을 형성하는 단계;Forming a photoresist film on the entire surface; 상기 피모오스 영역의 상기 소자 분리 구조를 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;Forming a photoresist pattern by exposing and developing a photoresist with a mask defining the device isolation structure of the PMOS region; 상기 감광막 패턴을 식각 마스크로 노출된 상기 상부 소자 분리 구조를 제거하는 단계; 및Removing the upper device isolation structure exposing the photoresist pattern with an etch mask; And 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the photosensitive film pattern. 제 17항에 있어서,The method of claim 17, 상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the insulating film comprises a nitride film. 제 17항에 있어서,The method of claim 17, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조의 두께는 50Å 내지 300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.And a thickness of the upper device isolation structure in the enmoose region is 50 kPa to 300 kPa.
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