KR100565753B1 - Method for forming gate of semi-conductor device - Google Patents

Method for forming gate of semi-conductor device Download PDF

Info

Publication number
KR100565753B1
KR100565753B1 KR1020040114664A KR20040114664A KR100565753B1 KR 100565753 B1 KR100565753 B1 KR 100565753B1 KR 1020040114664 A KR1020040114664 A KR 1020040114664A KR 20040114664 A KR20040114664 A KR 20040114664A KR 100565753 B1 KR100565753 B1 KR 100565753B1
Authority
KR
South Korea
Prior art keywords
gate
oxide film
gate oxide
poly
forming
Prior art date
Application number
KR1020040114664A
Other languages
Korean (ko)
Inventor
김대균
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020040114664A priority Critical patent/KR100565753B1/en
Application granted granted Critical
Publication of KR100565753B1 publication Critical patent/KR100565753B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out

Abstract

본 발명은 고전압이 요구되는 영역에서의 게이트 및 게이트 산화막과 저전압이 요구되는 영역에서의 게이트 및 게이트 산화막을 별도의 공정으로 형성함으로써 보다 안정적인 게이트 산화막의 막질을 확보하고자 하는 반도체 소자의 게이트 형성방법에 관한 것으로서, 반도체 기판 상에 제 1 게이트 산화막 및 제 1 게이트 폴리를 차례로 형성하는 단계와, 상기 제 1 게이트 산화막 및 제 1 게이트 폴리를 패터닝하여 제 1 게이트를 형성하는 단계와, 상기 제 1 게이트를 포함한 전면에 제 2 게이트 산화막 및 제 2 게이트 폴리를 차례로 형성하는 단계와, 상기 제 2 게이트 산화막 및 제 2 게이트 폴리를 패터닝하여 제 2 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. The present invention provides a method for forming a gate of a semiconductor device in which a gate and a gate oxide film in a region requiring high voltage and a gate and a gate oxide film in a region requiring low voltage are formed in a separate process to ensure a more stable film quality of the gate oxide film. A method of manufacturing a semiconductor device, the method comprising: sequentially forming a first gate oxide film and a first gate poly on a semiconductor substrate; patterning the first gate oxide film and the first gate poly to form a first gate; And sequentially forming a second gate oxide film and a second gate poly on the entire surface thereof, and patterning the second gate oxide film and the second gate poly to form a second gate.

트랜지스터, 게이트, 게이트 산화막Transistors, Gates, Gate Oxides

Description

반도체 소자의 게이트 형성방법{Method for Forming Gate Of Semi-conductor Device}Method for forming gate of semiconductor device {Method for Forming Gate Of Semi-conductor Device}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정단면도.1A to 1E are cross-sectional views illustrating a method of forming a gate of a semiconductor device according to the related art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정단면도.2A to 2F are cross-sectional views illustrating a method of forming a gate of a semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings

201 : 반도체 기판 203 : 제 1 게이트 산화막201: semiconductor substrate 203: first gate oxide film

205 : 제 2 게이트 산화막 213 : 제 1 게이트 205: second gate oxide film 213: first gate

215 : 제 2 게이트 230 : 제 1 감광막 215: second gate 230: first photosensitive film

240 : 제 2 감광막240: second photosensitive film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 산화막의 막질을 향상시켜 게이트 산화막과 게이트의 계면특성을 안정화하고자 하는 반도체 소자의 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device for improving the film quality of a gate oxide film and stabilizing interfacial characteristics of the gate oxide film and the gate.

최근 반도체 소자가 고집적화, 고용량화 됨에 따라 소자의 고속도화 및 리플레쉬 타임(refresh time) 향상이 중요한 문제로 대두된 바, 이를 위해서 한 칩 내의 트랜지스터에 대해서 서로 다른 운전 전압을 필요로 하게 된다. 즉, 고전압(high voltage)이 요구되는 영역과 저전압(low voltage)이 요구되는 영역으로 구분된다. Recently, as semiconductor devices have been highly integrated and have increased capacities, high-speed devices and improved refresh time have become important issues. Therefore, different operating voltages are required for transistors in a chip. That is, it is divided into a region requiring high voltage and a region requiring low voltage.

이를 위해 트랜지스터 내의 게이트 산화막의 두께를 달리하여 서로 다른 두께의 게이트를 형성한다. To this end, gates having different thicknesses are formed by varying the thickness of the gate oxide layer in the transistor.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 게이트 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a gate forming method of a semiconductor device according to the prior art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a gate of a semiconductor device according to the related art.

먼저, 도 1a에 도시된 바와 같이, 로직영역과 셀영역으로 구분하기 위한 소자격리공정과 웰공정을 수행한 반도체 기판(101) 상에 열산화 방식을 이용하여 제 1 게이트 산화막(103)을 형성한다. First, as shown in FIG. 1A, a first gate oxide layer 103 is formed on a semiconductor substrate 101 on which a device isolation process and a well process are performed, which are divided into a logic region and a cell region, using a thermal oxidation method. do.

그리고, 상기 제 1 게이트 산화막(103) 상에 감광막(130)을 도포한 후, 포토리소그래피로 패터닝한 후 패터닝된 감광막 사이로 노출된 제 2 게이트 산화막(105)을 식각하여 패터닝한다. 이때, 도 1b에 도시된 바와 같이, 높은 전압이 요구되는 영역을 제외한 나머지 영역의 게이트 산화막을 모두 제거한다. After the photoresist layer 130 is coated on the first gate oxide layer 103, the photoresist layer is patterned by photolithography and the second gate oxide layer 105 exposed between the patterned photoresist layers is etched and patterned. In this case, as shown in FIG. 1B, all of the gate oxide layers except for the region where a high voltage is required are removed.

그리고, 도 1c에 도시된 바와 같이, 반도체 기판(101) 전면에 나이트라이드 분위기하에서 제 2 게이트 산화막(105)을 형성한다. 상기 제 2 게이트 산화막(105) 은 저전압이 요구되는 영역을 위한 게이트 산화막으로서, 상기 제 1 게이트 산화막(103)보다 두께가 얇도록 형성한다. As shown in FIG. 1C, a second gate oxide film 105 is formed over the semiconductor substrate 101 under a nitride atmosphere. The second gate oxide film 105 is a gate oxide film for a region requiring a low voltage, and is formed to be thinner than the first gate oxide film 103.

이때, 고전압이 요구되는 영역에는 제 1 ,제 2 게이트 산화막(103,105)이 적층되어 저전압이 요구되는 영역보다 게이트 산화막의 두께가 커진다. At this time, the first and second gate oxide films 103 and 105 are stacked in a region where a high voltage is required, so that the thickness of the gate oxide film is larger than a region where a low voltage is required.

다음, 도 1d에 도시된 바와 같이, 상기 제 2 게이트 산화막(105)을 포함한 전면에 폴리실리콘층(104)을 형성하고, 포토리소그래피와 식각공정으로 패터닝하여, 도 1e에 도시된 바와 같이, 제 1 ,제 2 게이트(113,115)를 형성한다. Next, as shown in FIG. 1D, the polysilicon layer 104 is formed on the entire surface including the second gate oxide layer 105, and patterned by photolithography and etching processes, as shown in FIG. 1E. First and second gates 113 and 115 are formed.

이 때, 상기 제 1 게이트(113)는 고전압이 요구되는 영역에 형성되어 그 하부에 제 1 ,제 2 게이트 산화막(103,105)을 구비하고, 제 2 게이트(115)는 저전압이 요구되는 영역에 형성되어 그 하부에 제 2 게이트 산화막(105)을 구비한다. In this case, the first gate 113 is formed in a region where a high voltage is required, and has first and second gate oxide films 103 and 105 formed thereunder, and the second gate 115 is formed in a region where a low voltage is required. And a second gate oxide film 105 thereunder.

이후, 도시하지는 않았지만 상기 게이트를 마스크로 하여, 상기 반도체 기판내에 저농도 불순물을 이온 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트 양측에 측벽 스페이서를 형성한 뒤, 상기 게이트 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판에 고농도 불순물을 이온 주입하여 고농도 소스/드레인 영역을 형성한다. Although not shown, a low concentration source / drain region is formed by ion implanting low concentration impurities into the semiconductor substrate using the gate as a mask, and sidewall spacers are formed on both sides of the gate, and then the gate and sidewall spacers are used as masks. As a result, a high concentration source / drain region is formed by ion implanting high concentration impurities into the semiconductor substrate.

그러나, 상기와 같은 종래의 반도체 소자의 게이트 형성방법은 다음과 같은 문제점이 있다.However, the gate forming method of the conventional semiconductor device as described above has the following problems.

즉, 기존의 방식에서 고전압 영역의 게이트 산화막은 2회의 공정에 걸쳐 형성됨에 따라 그 막질(Quality)에 문제가 있었다. 즉, 열산화 공정에 의해 증착된 제 1 게이트 산화막 위에 나이트라이드 분위기 하에서 형성된 제 2 게이트 산화막이 적층됨으로써 나이트라이드 농도분포의 문제를 가져왔으며, 이러한 특징은 게이트 산화막과 게이트용 물질인 폴리실콘층 간의 계면에서 안정적인 S-N결합을 만들지 못하여 NBTI(Negative Bias Temperature Instability) 특성을 저하시키는 등의 단점을 보였었다. That is, in the conventional method, the gate oxide film in the high voltage region is formed in two processes, thereby having a problem in its quality. That is, the stacking of the second gate oxide film formed under the nitride atmosphere on the first gate oxide film deposited by the thermal oxidation process causes a problem of nitride concentration distribution, and this feature is caused by the gap between the gate oxide film and the polysilicon layer, which is a gate material. It did not produce stable SN bonds at the interface, which resulted in deterioration of NBTI (Negative Bias Temperature Instability).

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 고전압이 요구되는 영역에서의 게이트 및 게이트 산화막과 저전압이 요구되는 영역에서의 게이트 및 게이트 산화막을 별도의 공정으로 형성함으로써 보다 안정적인 게이트 산화막의 막질을 확보하고자 하는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the gate and gate oxide film in a region requiring high voltage and the gate and gate oxide film in a region requiring low voltage are formed by a separate process to provide a more stable gate. It is an object of the present invention to provide a method for forming a gate of a semiconductor device for securing the film quality of an oxide film.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은 반도체 기판 상에 제 1 게이트 산화막 및 제 1 게이트 폴리를 차례로 형성하는 단계와, 상기 제 1 게이트 산화막 및 제 1 게이트 폴리를 패터닝하여 제 1 게이트를 형성하는 단계와, 상기 제 1 게이트를 포함한 전면에 제 2 게이트 산화막 및 제 2 게이트 폴리를 차례로 형성하는 단계와, 상기 제 2 게이트 산화막 및 제 2 게이트 폴리를 패터닝하여 제 2 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. A method of forming a gate of a semiconductor device of the present invention for achieving the above object comprises the steps of sequentially forming a first gate oxide film and a first gate poly on a semiconductor substrate, patterning the first gate oxide film and the first gate poly Forming a first gate, sequentially forming a second gate oxide film and a second gate poly on the entire surface including the first gate, and patterning the second gate oxide film and the second gate poly to form a second gate. Characterized in that it comprises a step of forming.

이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 게이트 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a gate of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.2A through 2F are cross-sectional views illustrating a method of forming a gate of a semiconductor device according to the present invention.

먼저, 도시하지는 않았으나, 반도체 기판 상에 패터닝된 포토 레지스트를 도포하고 상기 포토 레지스트를 마스크로 이용하여 상기 반도체 기판을 이방성 식각하여서 트랜치(trench)를 형성한다. First, although not shown, a trench is formed by applying a patterned photoresist on the semiconductor substrate and anisotropically etching the semiconductor substrate using the photoresist as a mask.

이후에 상기 실리콘 기판 전면에 상기 트랜치를 채우도록 절연막을 증착한 후 평탄화시켜서 소자격리막을 형성함으로써 소자 형성 영역을 정의한다.Subsequently, an insulation layer is deposited on the entire surface of the silicon substrate to be deposited and then planarized to form an isolation layer to define an element formation region.

다음, 도 2a에 도시된 바와 같이, 로직영역과 셀영역으로 구분하기 위해 소자격리공정을 수행한 반도체 기판(201) 상에 열산화 방식을 이용하여 제 1 게이트 산화막(203)을 형성하고, 그 위에 폴리실리콘층을 증착하여 제 1 게이트 폴리(213a)를 형성한다.Next, as shown in FIG. 2A, the first gate oxide layer 203 is formed on the semiconductor substrate 201 on which the device isolation process is performed to divide the logic region and the cell region by thermal oxidation. The first silicon layer poly 213a is formed by depositing a polysilicon layer thereon.

이 때, 상기 제 1 게이트 폴리(213a)의 표면을 평탄화하기 위해 화학·기계적 연마(CMP;Chemical Mechanical polishing) 기술을 실시할 수 있다. 그리고, 상기 제 1 게이트 폴리(213a) 상에 텅스텐 실리사이드막 또는 캡 질화막을 더 적층할 수도 있다. In this case, in order to planarize the surface of the first gate poly 213a, a chemical mechanical polishing (CMP) technique may be performed. In addition, a tungsten silicide layer or a cap nitride layer may be further stacked on the first gate poly 213a.

그리고, 상기 제 1 게이트 폴리(213a) 상에 제 1 감광막(230)을 도포한 후, 포토리소그래피로 패터닝한 후, 패터닝된 제 1 감광막 사이로 노출된 제 1 게이트 폴리(213a) 식각하여 패터닝한다. The first photoresist layer 230 is coated on the first gate poly 213a, and then patterned by photolithography, followed by etching by patterning the first gate poly 213a exposed between the patterned first photoresist layers.

이때, 도 2b에 도시된 바와 같이, 고전압이 요구되는 영역에 제 1 게이트(213)가 형성된다. In this case, as shown in FIG. 2B, the first gate 213 is formed in a region where a high voltage is required.

그리고, 도 2c에 도시된 바와 같이, 상기 제 1 게이트(213)를 포함한 전면에 나이트라이드 분위기하에서 제 2 게이트 산화막(205)을 형성한다. 상기 제 2 게이트 산화막(205)은 저전압이 요구되는 영역을 위한 게이트 산화막으로서, 상기 제 1 게이트 산화막(203)보다 그 두께가 얇도록 형성한다.As illustrated in FIG. 2C, the second gate oxide layer 205 is formed on the entire surface including the first gate 213 under a nitride atmosphere. The second gate oxide film 205 is a gate oxide film for a region requiring a low voltage, and is formed to be thinner than the first gate oxide film 203.

이어서, 도 2d에 도시된 바와 같이, 상기 제 2 게이트 산화막(205)을 포함한 전면에 폴리실리콘 등을 소정의 두께로 제 2 게이트 폴리(215a)를 증착한다. 상기 제 2 게이트 폴리는 상기 제 1 게이트 폴리와 동일한 두께로 형성하거나 또는 서로 다른 두께로 형성 가능하다. Subsequently, as illustrated in FIG. 2D, the second gate poly 215a is deposited on the entire surface including the second gate oxide layer 205 with a predetermined thickness. The second gate poly may be formed to the same thickness as the first gate poly or may have a different thickness.

이 때, 상기 제 2 게이트 폴리(215a)의 표면을 평탄화하기 위해 화학·기계적 연마(CMP;chemicalmechanical polishing) 기술을 실시할 수 있고, 상기 제 2 게이트 폴리(215a)로 상기 폴리실리콘층 상에 텅스텐 실리사이드막 또는 캡 질화막을 더 적층할 수 있다. At this time, a chemical mechanical polishing (CMP) technique may be performed to planarize the surface of the second gate poly 215a, and the tungsten layer may be tungsten on the polysilicon layer with the second gate poly 215a. A silicide film or a cap nitride film can be further laminated.

이후, 도 2e에 도시된 바와 같이, 상기 제 2 게이트 폴리(215a) 상부에 제 2 감광막(240)을 도포한 후, 포토리소그래피로 패터닝한 후, 패터닝된 제 2 감광막 사이로 노출된 제 2 게이트 폴리(215a)를 식각하여 패터닝한다. 이로써, 도 2f에 도시된 바와 같이, 저전압이 요구되는 영역에 제 2 게이트(215)를 형성한다. Thereafter, as shown in FIG. 2E, the second photoresist layer 240 is coated on the second gate poly 215a, then patterned by photolithography, and the second gate poly exposed through the patterned second photoresist layer. 215a is etched and patterned. As a result, as shown in FIG. 2F, the second gate 215 is formed in the region where the low voltage is required.

결국, 상기 제 1 게이트(213) 하부에는 열산화 공정에 의해 형성된 제 1 게이트 산화막(203)만 구비되고, 상기 제 2 게이트(215) 하부에는 나이트라이드 분위기 하에서 형성된 제 2 게이트 산화막(205)만 구비되므로, 게이트 산화막 내부의 나이트라이드의 불균형적인 분포에 의한 문제점을 해결할 수 있다. 따라서, 게이트 와 게이트 산화막 사이의 계면이 보다 안정적인 특성을 가지게 된다. As a result, only the first gate oxide film 203 formed by the thermal oxidation process is provided below the first gate 213, and only the second gate oxide film 205 formed under the nitride atmosphere is provided below the second gate 215. Since it is provided, it is possible to solve the problem caused by the unbalanced distribution of nitride inside the gate oxide film. Therefore, the interface between the gate and the gate oxide film has a more stable characteristic.

이후, 도시하지는 않았지만 상기 게이트를 마스크로 하여, 상기 반도체 기판내에 저농도 불순물을 이온 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트 일측 각각에 측벽 스페이서를 형성한 뒤, 상기 게이트 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판에 고농도 불순물을 이온 주입하여 고농도 소스/드레인 영역을 형성한다. Although not shown, a low concentration source / drain region is formed by ion implanting low concentration impurities into the semiconductor substrate using the gate as a mask, and sidewall spacers are formed on each side of the gate, and then the gate and sidewall spacers are masked. As a result, high concentration impurities are implanted into the semiconductor substrate to form a high concentration source / drain region.

이로써, 한 칩내에 서로 다른 두께의 산화막을 가진 트랜지스터를 형성할 수 있다.As a result, transistors having oxide films having different thicknesses can be formed in one chip.

이때, 상기 실시예에서와 같이, 고전압 영역의 게이트를 먼저 형성한 이후에 저전압 영역의 게이트를 형성하여도 되고, 또는 저전압 영역의 게이트를 먼저 형성한 이후에 고전압 영역의 게이트를 형성하여도 된다. At this time, as in the above embodiment, the gate of the high voltage region may be formed after the gate of the high voltage region is formed first, or the gate of the high voltage region may be formed after the gate of the low voltage region is formed first.

그리고, 고전압 영역에서의 게이트를 형성하기 마스크는 저전압 영역에서의 게이트를 형성하기 위한 마스크보다 낮은 그레이드(Grade)의 것을 사용할 수 있다. 따라서, 추가 마스크 제작에 대한 코스트를 줄일 수 있다.The mask for forming the gate in the high voltage region may use a lower grade than the mask for forming the gate in the low voltage region. Thus, the cost for making additional masks can be reduced.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

상기와 같은 본 발명의 반도체 소자의 게이트 형성방법은 다음과 같은 효과 가 있다.The gate forming method of the semiconductor device of the present invention as described above has the following effects.

첫째, 고전압이 요구되는 영역에서의 게이트 및 게이트 산화막과 저전압이 요구되는 영역에서의 게이트 및 게이트 산화막을 별도의 공정으로 형성함으로써 게이트 산화막의 나이트라이드의 불균형적인 분포를 극복하고 게이트 산화막의 막질을 향상시킬 수 있다. First, by forming a gate and a gate oxide film in a region requiring high voltage and a gate and a gate oxide film in a region requiring low voltage by overcoming the disproportionate distribution of nitride of the gate oxide film and improving the film quality of the gate oxide film. You can.

따라서, 게이트와 게이트 산화막 사이의 계면의 S-N결합도 보다 안정적인 특성을 가지게 된다. Therefore, the S-N bond at the interface between the gate and the gate oxide film also has more stable characteristics.

둘째, 고전압 영역에서의 게이트를 형성하기 마스크는 저전압 영역에서의 게이트를 형성하기 위한 마스크보다 낮은 그레이드(Grade)의 것을 사용할 수 있으므로, 추가 마스크 제작에 대한 코스트를 줄일 수 있다.Second, since the mask for forming the gate in the high voltage region may use a lower grade than the mask for forming the gate in the low voltage region, it is possible to reduce the cost for additional mask fabrication.

셋째, 제 1 게이트 및 제 2 게이트를 형성하는 과정에서, 동일한 공정장비를 사용할 수 있으므로 공정장비를 별도로 추가할 필요가 없다.Third, in the process of forming the first gate and the second gate, since the same process equipment can be used, there is no need to add process equipment separately.

Claims (6)

반도체 기판 상에 제 1 게이트 산화막 및 제 1 게이트 폴리를 차례로 형성하는 단계;Sequentially forming a first gate oxide film and a first gate poly on the semiconductor substrate; 상기 제 1 게이트 산화막 및 제 1 게이트 폴리를 패터닝하여 제 1 게이트를 형성하는 단계;Patterning the first gate oxide film and the first gate poly to form a first gate; 상기 제 1 게이트를 포함한 전면에 제 2 게이트 산화막 및 제 2 게이트 폴리를 차례로 형성하는 단계;Sequentially forming a second gate oxide film and a second gate poly on the entire surface including the first gate; 상기 제 2 게이트 산화막 및 제 2 게이트 폴리를 패터닝하여 제 2 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And patterning the second gate oxide film and the second gate poly to form a second gate. 제 1 항에 있어서, The method of claim 1, 상기 제 1 게이트를 고전압 영역에 형성하고, 상기 제 2 게이트를 저전압 영역에 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming the first gate in a high voltage region and the second gate in a low voltage region. 제 2 항에 있어서, The method of claim 2, 상기 제 1 게이트 산화막을 상기 제 2 게이트 산화막보다 두텁게 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming the first gate oxide film thicker than the second gate oxide film. 제 1 항에 있어서, The method of claim 1, 상기 제 2 게이트를 고전압 영역에 형성하고, 상기 제 1 게이트를 저전압 영역에 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And the second gate is formed in a high voltage region, and the first gate is formed in a low voltage region. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 2 게이트 산화막을 상기 제 1 게이트 산화막보다 두텁게 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And forming the second gate oxide film thicker than the first gate oxide film. 제 1 항에 있어서, The method of claim 1, 상기 제 1 게이트 폴리와 제 2 게이트 폴리의 두께는 같거나 또는 서로 다르도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.And the thicknesses of the first gate poly and the second gate poly are equal to or different from each other.
KR1020040114664A 2004-12-29 2004-12-29 Method for forming gate of semi-conductor device KR100565753B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114664A KR100565753B1 (en) 2004-12-29 2004-12-29 Method for forming gate of semi-conductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114664A KR100565753B1 (en) 2004-12-29 2004-12-29 Method for forming gate of semi-conductor device

Publications (1)

Publication Number Publication Date
KR100565753B1 true KR100565753B1 (en) 2006-03-29

Family

ID=37180009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114664A KR100565753B1 (en) 2004-12-29 2004-12-29 Method for forming gate of semi-conductor device

Country Status (1)

Country Link
KR (1) KR100565753B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185838A (en) * 2020-10-27 2021-01-05 上海华虹宏力半导体制造有限公司 Method for manufacturing test structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185838A (en) * 2020-10-27 2021-01-05 上海华虹宏力半导体制造有限公司 Method for manufacturing test structure

Similar Documents

Publication Publication Date Title
US6624032B2 (en) Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
TWI728413B (en) Methods for forming semiconductor device and semiconductor structure, and semiconductor device
JP5461904B2 (en) Manufacturing method of semiconductor device
TW201830578A (en) Contact structure and method of fabricating the same
US11004858B2 (en) Semiconductor device and manufacturing method thereof
TWI777501B (en) Semiconductor device and method for manufacturing the same
CN104821332A (en) Semiconductor device structure and manufacturing method
JPH11186520A (en) Manufacture of semiconductor device
TWI641147B (en) Semiconductor device and method for manufacturing the same
US10916438B2 (en) Method of multiple gate oxide forming with hard mask
JP2000022158A (en) Field effect transistor and manufacture thereof
CN109950207B (en) Method for manufacturing grid
WO2012035684A1 (en) Semiconductor device and production method for same
KR100496888B1 (en) Semiconductor device having triple gate insulating layers and method of fabricating the same
TWI765673B (en) Semiconductor device and method for manufacturing the same
KR100565753B1 (en) Method for forming gate of semi-conductor device
US20070281429A1 (en) Method for fabricating semiconductor device
CN112687622A (en) Single diffusion region cutting structure of fin field effect transistor and forming method thereof
US10957578B2 (en) Single diffusion break device for FDSOI
TWI389217B (en) Improved nitrogen profile in high-k dielectrics using ultrathin disposable capping layers
KR20040007949A (en) Method of manufacture semiconductor device
CN110047927B (en) Semiconductor device, manufacturing method thereof and electronic device
TW201822300A (en) Method for manufacturing semiconductor device
KR100400255B1 (en) Method for forming gate oxide of merged semiconductor device
TWI594366B (en) Semiconductor device with dummy gate structures and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee