KR19980084173A - Semiconductor device having device isolation film and manufacturing method thereof - Google Patents
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Abstract
본 발명은 소자분리막을 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명은 트랜치내에 스트레스 특성에 있어서, 서로 반대되는 물질적 성질을 나타내는 두 물질층이 순차적으로 채워진 소자분리막을 구비하고 있다. 따라서 후속 열처리 공정에서 상기 트랜치를 채우는 물질층과 기판사이에 나타나는 열 팽창율의 차이를 완화할 수 있으므로 상기 트랜치 형성과정에서 상기 트랜치 부근의 기판에 발생된 격자결함등이 후속 열 처리공정에서 계속 성장되는 것을 방지할 수 있고 그 결과 상기 트랜치를 통해서 일어날 수 있는 접합 누설전류 및 인접된 트랜지스터사이에서 소오스와 드레인이 턴 온(turn on)되는 것을 방지할 수 있다.The present invention relates to a semiconductor device having a device isolation film and a method of manufacturing the same. The present invention includes a device isolation film in which two material layers each having opposite material properties in stress characteristics in a trench are sequentially filled. Therefore, in the subsequent heat treatment process, the difference in thermal expansion rate between the material layer filling the trench and the substrate may be alleviated, so that lattice defects or the like generated on the substrate near the trench may continue to grow in the subsequent heat treatment process. It is possible to prevent the source and drain from turning on between adjacent transistors and junction leakage current which may occur through the trench as a result.
Description
본 발명은 소자분리막을 구비하는 반도체장치 및 그 제조방법에 관한 것으로서 특히, 서로 반대되는 물리적 성질을 갖는 절연물질층이 채워진 트랜치형 소자분리막을 구비하는 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a device isolation film and a method of manufacturing the same, and more particularly, to a semiconductor device having a trench type device isolation film filled with an insulating material layer having opposite physical properties, and a method of manufacturing the same.
반도체장치에서 소자분리 특성은 셀 단위의 반도체소자들의 특성향상은 물론 복수개의 셀들로 구성되는 반도체장치의 특성향상에도 매우 중요하다. 특히, 현재와 같이 반도체장치의 셀 집적도가 나날이 높아지고 있는 상황에서는 더욱 중요하다.Device isolation characteristics in the semiconductor device are very important not only for improving the characteristics of semiconductor devices in units of cells but also for improving the characteristics of a semiconductor device including a plurality of cells. In particular, it is more important in the situation where the cell density of semiconductor devices is increasing day by day.
반도체장치가 고집적화 될 수록 기판상에서 활성영역과 필드영역이 좁아진다. 따라서 활성영역에 형성되는 각종 패턴들의 폭이 작아질 뿐만 아니라 패턴들 사이의 피치(pitch)도 매우 작을 수밖에 없다. 이러한 결과는 필드영역에도 그대로 적용되어 소자분리 특성을 보다 높일 수 있는 소자분리 기술이 필요하다.As semiconductor devices become more integrated, active regions and field regions on a substrate become narrower. Therefore, not only the width of various patterns formed in the active region is reduced, but also the pitch between the patterns is very small. This result is applied to the field region as it is, the device isolation technology that can further improve the device isolation characteristics.
현재 반도체장치의 제조공정에서는 소자분리방법으로 로코스(LOCOS)방식과 트랜치(trench) 소자분리방식이 널리 사용되고 있다. 이중, 로코스방식은 소자분리막이 활성영역으로 확장하여 활성영역을 감소시키므로 앞으로의 고집적화 시대에는 사용하기가 어렵다. 트랜치 방식은 기판에 소정의 깊이로 트랜치를 형성하여 소자분리막을 형성하므로 로코스방식에서 처럼 소자분리막이 활성영역으로 확장되는 문제가 발생되지 않는다. 하지만, 반도체장치의 수율이나 신뢰성과 관련되는 문제가 발생되고 있다. 이러한 문제점을 종래 기술에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법의 상세한 설명을 통해서 구체화하고자 한다.Currently, in the manufacturing process of semiconductor devices, LOCOS and trench device isolation are widely used as device isolation methods. Among them, the LOCOS method is difficult to use in a future high integration era since the device isolation layer extends into the active region to reduce the active region. In the trench method, since the device isolation layer is formed by forming a trench at a predetermined depth in the substrate, there is no problem in that the device isolation film is extended to the active region as in the LOCOS method. However, problems related to the yield and reliability of semiconductor devices have arisen. This problem will be embodied through a detailed description of a semiconductor device having a device isolation film according to the prior art and a method of manufacturing the same.
도 1 내지 도 3은 종래 기술에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법을 단계별로 나타낸 도면들이다.1 to 3 are diagrams illustrating a semiconductor device having a device isolation film according to the prior art and a method of manufacturing the same.
먼저, 도 3을 참조하면, 종래 기술에 의한 소자분리막을 구비하는 반도체장치는 반도체기판(10)에 트랜치(18)가 형성되어 있고, 트랜치(18)내부 전면에는 얇은 산화막(20)이 형성되어 있다. 상기 산화막(20)은 열 산화막이다. 산화막(20)이 형성되어 있는 트랜치(18)에는 소자분리막(22a)이 형성되어 있다. 소자분리막(22a)은 USG막이다. 그리고 소자분리막(22a)과 동일한 평면을 이루고 있는 인접 반도체기판(40) 상에는 게이트 산화막(26)이 형성되어 있고 게이트 산화막(26) 상에는 트랜치(18)와 소정간격 이격되어 있는 위치에 순차적으로 형성된 게이트 제1 도전층 패턴(28a), 게이트 제2 도전층 패턴(28b), 게이트 보호막 패턴(28c)으로 이루어지는 게이트 적층물(28)이 형성되어 있다.First, referring to FIG. 3, in a semiconductor device having a device isolation film according to the related art, a trench 18 is formed on a semiconductor substrate 10, and a thin oxide film 20 is formed on the entire surface of the trench 18. have. The oxide film 20 is a thermal oxide film. An isolation layer 22a is formed in the trench 18 in which the oxide film 20 is formed. The element isolation film 22a is a USG film. The gate oxide layer 26 is formed on the adjacent semiconductor substrate 40 on the same plane as the device isolation layer 22a, and the gates are sequentially formed at positions spaced apart from the trench 18 by a predetermined distance on the gate oxide layer 26. A gate stack 28 formed of a first conductive layer pattern 28a, a gate second conductive layer pattern 28b, and a gate protective film pattern 28c is formed.
다음에는 도 1 내지 도 3을 참조하여 종래 기술에 의한 소자분리막을 갖는 반도체장치의 제조방법을 설명한다.Next, a method of manufacturing a semiconductor device having a device isolation film according to the prior art will be described with reference to FIGS. 1 to 3.
도 1을 참조하면, 반도체기판(10)을 활성영역과 필드영역으로 구분한 다음 활성영역 상에 제1 내지 제3 절연막 패턴들(12, 14, 16)로 이루어지는 마스크층을 형성한다. 마스크층을 식각마스크로 하여 반도체기판(10)의 필드영역에 해당하는 부분에 소정의 깊이를 갖는 트랜치(18)를 형성한다. 트랜치(18)의 내면 전면에 산화막(20)을 형성한다. 산화막(20)은 열 산화막으로 형성한다. 산화막(20)이 내면에 형성되어 있는 트랜치(18)를 채우는 제4 절연막(22)을 마스크층의 전면에 형성한다. 이어서 제4 절연막(22)의 전면에 제5 절연막(24)을 형성한다. 제4 절연막(22)은 USG막으로 형성한다. USG막은 열 팽창율이 실리콘층에 비해 3배정도 작다. 따라서 열 처리공정에서 제4 절연막(22)은 텐사일(tensile) 스트레스를 받게 된다. 계속해서 도 2에 도시된 바와 같이, 결과물의 전면을 1차 평탄화한다. 1차 평탄화는 제2 절연막 패턴(14)의 계면이 노출될 때 까지 실시한다. 1차 평탄화 결과, 제5 절연막(24)은 완전히 제거되고 제4 절연막(22)은 반도체기판(10)의 활성영역에 대응하는 영역에서는 완전히 제거된다. 즉, 트랜치(18)영역에만 존재한다. 이어서, 제2 절연막(14)과 트랜치(18)를 채운 제4 절연막 패턴(22a)의 전면에 대해서 2차 평탄화를 실시한다. 2차 평탄화는 반도체기판(10)의 계면이 노출될 때 까지 실시한다. 2차 평탄화에 의해 반도체기판(10)의 활성영역이 완전히 노출되고 트랜치(18)에는 제4 절연막 패턴이기도 한 소자분리막(22a)이 형성된다.Referring to FIG. 1, the semiconductor substrate 10 is divided into an active region and a field region, and a mask layer including first to third insulating layer patterns 12, 14, and 16 is formed on the active region. A trench 18 having a predetermined depth is formed in a portion corresponding to the field region of the semiconductor substrate 10 by using the mask layer as an etching mask. An oxide film 20 is formed on the entire inner surface of the trench 18. The oxide film 20 is formed of a thermal oxide film. A fourth insulating film 22 filling the trench 18 in which the oxide film 20 is formed on the inner surface is formed on the entire surface of the mask layer. Subsequently, a fifth insulating film 24 is formed over the fourth insulating film 22. The fourth insulating film 22 is formed of a USG film. The USG film has a thermal expansion rate about three times smaller than that of the silicon layer. Therefore, in the heat treatment process, the fourth insulating layer 22 is subjected to tensile stress. Subsequently, as shown in FIG. 2, the front surface of the resultant is first planarized. Primary planarization is performed until the interface of the second insulating film pattern 14 is exposed. As a result of the first planarization, the fifth insulating film 24 is completely removed and the fourth insulating film 22 is completely removed in the region corresponding to the active region of the semiconductor substrate 10. That is, it exists only in the trench 18 region. Subsequently, secondary planarization is performed on the entire surface of the fourth insulating film pattern 22a filling the second insulating film 14 and the trench 18. Secondary planarization is performed until the interface of the semiconductor substrate 10 is exposed. By the second planarization, the active region of the semiconductor substrate 10 is completely exposed, and the isolation layer 22a, which is also a fourth insulating layer pattern, is formed in the trench 18.
계속해서 도 3에 도시된 바와 같이, 활성영역의 전면에 게이트 산화막(26)을 형성하고 게이트 산화막 상에는 트랜치와 소정간격 이격되어 있는 위치에 게이트 적층물(28)을 형성한다. 게이트 적층물(28)은 순차적으로 형성된 게이트 제1 도전층 패턴(28a), 게이트 제2 도전층 패턴(28b) 및 게이트 보호막 패턴(28c)으로 형성한다.Subsequently, as shown in FIG. 3, the gate oxide layer 26 is formed on the entire surface of the active region, and the gate stack 28 is formed on the gate oxide layer at a predetermined distance from the trench. The gate stack 28 is formed of the gate first conductive layer pattern 28a, the gate second conductive layer pattern 28b, and the gate passivation layer pattern 28c sequentially formed.
상술한 바와 같이, 종래 기술에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법에서는 트랜치(18)를 형성하는 과정에서 트랜치(18) 바닥부근에는 실리콘 격자결함에 의한 전위(dislocation)가 발생된다. 이러한 전위는 트랜치를 채운 물질층과 기판간에 열 팽창계수차에 의해 특정방향으로 더욱 성장하여 결국에는 트랜치아래 측면부위에 누설소오스를 형성한다. 이와 같은 누설소오스에 의해 트랜지스터가 형성되는 경우 접합 누설전류가 발생되고 트랜치를 사이에 둔 소오스와 드레인 영역이 항시 턴 온되는 결과를 초래한다.As described above, in the semiconductor device having the device isolation film according to the related art and the method of manufacturing the same, dislocations due to silicon lattice defects are generated near the bottom of the trench 18 in the process of forming the trench 18. These dislocations grow further in a particular direction by thermal expansion coefficient differences between the material layer filling the trenches and the substrate, eventually forming leakage sources in the side portions under the trenches. When the transistor is formed by such a leak source, a junction leakage current is generated, which results in the source and drain regions interposed between the trenches being always turned on.
본 발명이 이루고자 하는 기술적 과제는 실리콘 격자의 전위(dislocation)에 의한 소자분리 특성저하를 방지할 수 있는 소자분리막을 구비하는 반도체장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device having an isolation layer capable of preventing deterioration of isolation characteristics due to dislocations of a silicon lattice.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체장치를 제조하는 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.
도 1 내지 도 3은 종래 기술에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법을 단계별로 나타낸 도면들이다.1 to 3 are diagrams illustrating a semiconductor device having a device isolation film according to the prior art and a method of manufacturing the same.
도 4 내지 도 11은 본 발명의 실시예에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법을 단계별로 나타낸 도면들이다.4 through 11 are diagrams illustrating a semiconductor device including a device isolation layer and a method of manufacturing the same according to an exemplary embodiment of the present invention.
도면의 주요부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
40:반도체기판. 42, 42a:마스크층, 마스크층 패턴.40: Semiconductor substrate. 42, 42a: mask layer, mask layer pattern.
44, 46, 48:제1, 제2 및 제3 절연막.44, 46, and 48: first, second and third insulating films.
50:반사방지막(Anti Reflective Layer).50: Anti Reflective Layer.
52a:감광막 패턴. 54:트랜치.52a: Photoresist pattern. 54: Trench.
56:산화막. 58, 60:제1 및 제2 물질층.56: oxide film. 58, 60: first and second material layers.
62:제4 절연막. 66:게이트 적층물.62: fourth insulating film. 66: gate stack.
68, 70:게이트 제1 및 제2 도전층 패턴.68, 70: gate first and second conductive layer patterns.
72:게이트 보호막 패턴.72: gate protective film pattern.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 소자분리막을 구비하는 반도체장치는 반도체기판에 형성된 소정의 깊이를 갖는 트랜치와 상기 트랜치의 전면에 형성된 제1 물질층 패턴 및 상기 트랜치를 채우는 상기 제1 물질층 패턴과 물리적 성질이 반대되는 제2 물질층 패턴을 구비한다.In order to achieve the above technical problem, a semiconductor device having an isolation layer according to the present invention includes a trench having a predetermined depth formed on a semiconductor substrate, a first material layer pattern formed on an entire surface of the trench, and the first filling of the trench. A second material layer pattern having a physical property opposite to the material layer pattern is provided.
본 발명의 실시예에 따르면, 상기 트랜치의 전면과 상기 제1 물질층 패턴사이에는 소정의 두께를 갖는 산화막이 더 형성되어 있다.According to an embodiment of the present invention, an oxide film having a predetermined thickness is further formed between the entire surface of the trench and the first material layer pattern.
본 발명의 실시예에 따르면, 상기 산화막은 상기 트랜치의 측면에 형성된 부분이 바닥에 형성된 부분보다 두껍다.According to an embodiment of the present invention, the oxide film has a portion formed on the side of the trench is thicker than the portion formed on the bottom.
본 발명의 실시예에 따르면, 상기 제1 물질층 패턴은 스트레스(stress)의 특징이 컴프레시브 (compressive)한 절연물질층 패턴으로서 HTO막 패턴이다.According to an embodiment of the present invention, the first material layer pattern is an HTO film pattern as an insulating material layer pattern in which a stress characteristic is compressed.
본 발명의 실시예에 따르면, 상기 제2 물질층 패턴은 스트레스의 특징이 텐사일(tensile)한 절연물질층 패턴으로서 USG막 패턴이다.According to an embodiment of the present invention, the second material layer pattern is a USG film pattern as an insulating material layer pattern in which the stress characteristic is tensilized.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 소자분리막을 구비하는 반도체장치의 제조방법은 (a) 반도체기판 상에 소정의 깊이를 갖는 트랜치를 형성하는 단계; 및 (b) 상기 트랜치를 서로 반대되는 물리적 성질을 갖는 물질층들을 순차적으로 형성하여 채우는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a device isolation film according to the present invention comprises the steps of (a) forming a trench having a predetermined depth on the semiconductor substrate; And (b) sequentially forming and filling the trenches with material layers having opposite physical properties.
본 발명의 실시예에 따르면, 상기 (a) 단계는 (1) 반도체기판 상에 제1, 제2 및 제3 절연막을 순차적으로 형성한다. (2) 상기 제3 절연막 상에 반사방지막을 형성한다. (3) 상기 반사방지막 상에 상기 반사방지막의 소정영역을 노출시키는 감광막 패턴을 형성한다. (4) 상기 감광막 패턴을 식각마스크로 하여 상기 반사방지막, 제3 내지 제1 절연막을 순차적으로 패터닝하여 마스크층을 형성한다. (5) 상기 감광막 패턴을 제거한다. (6) 상기 마스크층을 이용하여 상기 기판의 노출된 영역에 소정의 깊이를 갖는 트랜치를 형성한다.According to an embodiment of the present invention, step (a) (1) sequentially forms the first, second and third insulating films on the semiconductor substrate. (2) An antireflection film is formed on the third insulating film. (3) A photoresist pattern is formed on the antireflection film to expose a predetermined region of the antireflection film. (4) A mask layer is formed by sequentially patterning the antireflection film and the third to first insulating films by using the photoresist pattern as an etching mask. (5) The photosensitive film pattern is removed. (6) A trench having a predetermined depth is formed in the exposed area of the substrate using the mask layer.
본 발명의 실시예에 따르면, 상기 (b)단계는 (b1) 상기 트랜치의 전면에 산화막을 소정의 두께로 형성하는 단계; (b2) 상기 마스크층과 상기 산화막의 전면에 제1 물질층을 소정의 두께로 형성하는 단계; (b3) 상기 제1 물질층의 전면에 상기 트랜치를 채우는 상기 제1 물질층과는 물리적 성질이 반대되는 제2 물질층을 형성하는 단계; (b4) 상기 제2 물질층의 전면에 제4 절연막을 형성하는 단계; (b5) 상기 제4 절연막이 형성된 결과물을 고온 열처리 하는 단계; 및 (b6) 상기 고온 열처리된 결과물의 전면을 상기 반도체기판의 계면이 노출될 때 까지 평탄화하는 단계를 포함한다.According to an embodiment of the present invention, the step (b) comprises the steps of (b1) forming an oxide film in a predetermined thickness on the entire surface of the trench; (b2) forming a first material layer in a predetermined thickness on the entire surface of the mask layer and the oxide film; (b3) forming a second material layer on the front surface of the first material layer, the second material layer having opposite physical properties to the first material layer filling the trench; (b4) forming a fourth insulating film on the entire surface of the second material layer; (b5) performing a high temperature heat treatment on the resultant product on which the fourth insulating film is formed; And (b6) planarizing the entire surface of the high temperature heat-treated resultant until the interface of the semiconductor substrate is exposed.
본 발명의 실시예에 따르면, 상기 제1 물질층은 스트레스의 특성이 컴프레시브 (compressive)한 절연물질층으로 형성하고, 상기 제2 물질층은 스트레스의 특성이 텐사일(tensile) 한 절연물질층으로 형성한다.According to an embodiment of the present invention, the first material layer is formed of an insulating material layer having a compressive property of stress, and the second material layer is an insulating material having a tensile property of stress. Form into layers.
본 발명의 실시예에 따르면, 상기 제1 물질층은 스트레스의 특성이 컴프레시브 (compressive)한 HTO막으로 형성한다.According to an embodiment of the present invention, the first material layer is formed of an HTO film having a compressive characteristic of stress.
본 발명의 실시예에 따르면, 상기 제2 물질층은 스트레스의 특성이 텐사일한 USG막으로 형성한다.According to an embodiment of the present invention, the second material layer is formed of a USG film having tensile stress characteristics.
본 발명의 실시예에 따르면, 상기 제4 절연막이 형성된 결과물을 900℃이상 의 온도에서 열처리한다.According to an embodiment of the present invention, the resultant formed the fourth insulating film is heat-treated at a temperature of 900 ℃ or more.
본 발명에 의한 소자분리막을 구비하는 반도체장치에서 소자분리막으로서 트랜치내부에 스트레스의 특성이 서로 반대인 물질층들이 구비되어 있다. 따라서 트랜치 형성후 트랜치 바닥 근처의 기판내에 발생되는 실리콘 격자들의 전위에 의한 결함들이 후속 열처리공정에 의해 성장되는 것을 방지할 수 있으므로 트랜치형 소자분리막을 형성한 후 나타나는 셸로우 피트(shallow pit)와 같은 트랜치 결함이 형성되는 것을 방지할 수 있다.In the semiconductor device including the device isolation layer according to the present invention, material layers having opposite characteristics of stress are provided inside the trench as device isolation layers. Therefore, defects due to the potential of the silicon lattice generated in the substrate near the bottom of the trench after trench formation can be prevented from growing by the subsequent heat treatment process, such as a shallow pit that appears after the trench type isolation layer is formed. It is possible to prevent the formation of trench defects.
이하, 본 발명의 실시예에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a semiconductor device having an isolation layer and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 도 11은 본 발명의 실시예에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법을 단계별로 나타낸 도면들이다.4 through 11 are diagrams illustrating a semiconductor device including a device isolation layer and a method of manufacturing the same according to an exemplary embodiment of the present invention.
먼저, 본 발명의 실시예에 의한 소자분리막을 구비하는 반도체장치를 설명한다.First, a semiconductor device including an isolation layer according to an embodiment of the present invention will be described.
도 11을 참조하면, 반도체기판(40)의 필드영역으로 구분된 영역에 소정의 깊이를 갖는 트랜치(54)가 형성되어 있다. 상기 트랜치(54)는 2,500Å정도의 깊이를 갖는다. 상기 트랜치(54)와 접해있는 활성영역 상에는 게이트 절연막(64)이 형성되어 있는데, 상기 게이트 절연막(64)은 열 산화막이다. 상기 게이트 절연막(64) 상에는 상기 트랜치(64)와 소정 간격 이격되어 있는 게이트 적층물(66)이 형성되어 있다. 상기 게이트 적층물(66)은 순차적으로 형성된 게이트 제1 도전층(68), 게이트 제2 도전층(70) 및 게이트 보호막(72)으로 이루어져 있다.Referring to FIG. 11, a trench 54 having a predetermined depth is formed in a region divided into a field region of the semiconductor substrate 40. The trench 54 has a depth of about 2,500 μs. A gate insulating film 64 is formed on the active region in contact with the trench 54, and the gate insulating film 64 is a thermal oxide film. A gate stack 66 spaced apart from the trench 64 by a predetermined interval is formed on the gate insulating layer 64. The gate stack 66 may include a gate first conductive layer 68, a gate second conductive layer 70, and a gate passivation layer 72.
상기 트랜치(54) 전면에는 소정의 두께를 갖는 산화막(56)이 형성되어 있다. 상기 산화막(56)은 100Å∼300Å정도의 두께를 갖는 열 산화막이다. 상기 열 산화막은 상기 트랜치(54)를 형성하는 과정에서 상기 트랜치(54) 근처의 기판내에 발생되는 실리콘 격자결함(defect)등에 의한 누설전류 소오스를 제거하기 위한 물질막이다. 상기 산화막(56)(열 산화막)은 상기 트랜치(56)의 바닥부분보다는 측면부분이 더 두껍다. 상기 산화막(56)의 전면에는 제1 물질층 패턴(58a)이 형성되어 있다. 상기 제1 물질층 패턴(58a)은 컴프레시브(compressive)한 스트레스(stress) 특성을 갖는 절연물질층 패턴이다. 예컨대, 상기 제1 물질층 패턴(58a)은 HTO(High Temperature Oxide)막 패턴이다. 상기 HTO막 패턴은 1,000Å∼3,000Å정도의 두께를 갖는다. 상기 제1 물질층 패턴(58a)이 형성되어 있는 상기 트랜치(54)의 안쪽에는 상기 제1 물질층 패턴(58a)과 물리적 성질이 반대되는 제2 물질층 패턴(60a)이 채워져 있다. 상기 제2 물질층 패턴(60a)은 상기 반도체기판(40)의 계면과 평탄화를 이루고 있다. 하지만, 상기 평탄화는 트랜치(54) 영역과 활성영역간에 1,000Å보다 작은 단차를 허용하는 평탄화이다. 상기 제2 물질층 패턴(60a)은 상기 컴프레시브한 스트레스와는 반대되는 텐사일(tensile)한 스트레스 특성을 나타내는 절연물질층 패턴이다. 예컨대, 상기 텐사일한 스트레스 특성을 나타내는 상기 제2 물질층 패턴(60a)으로는 USG(Undoped Silicate Glass)막 패턴이 있다.An oxide film 56 having a predetermined thickness is formed on the entire surface of the trench 54. The oxide film 56 is a thermal oxide film having a thickness of about 100 kPa to 300 kPa. The thermal oxide film is a material film for removing a leakage current source due to a silicon lattice defect or the like generated in a substrate near the trench 54 in the process of forming the trench 54. The oxide film 56 (thermal oxide film) has a thicker side portion than the bottom portion of the trench 56. The first material layer pattern 58a is formed on the entire surface of the oxide film 56. The first material layer pattern 58a is an insulating material layer pattern having a compressive stress characteristic. For example, the first material layer pattern 58a is a high temperature oxide (HTO) film pattern. The HTO film pattern has a thickness of about 1,000 kPa to 3,000 kPa. The inside of the trench 54 in which the first material layer pattern 58a is formed is filled with a second material layer pattern 60a having a physical property opposite to that of the first material layer pattern 58a. The second material layer pattern 60a is planarized with an interface of the semiconductor substrate 40. However, the planarization is a planarization that allows a step less than 1,000 dB between the trench 54 region and the active region. The second material layer pattern 60a is an insulating material layer pattern exhibiting a tensile stress characteristic opposite to the compressive stress. For example, the second material layer pattern 60a exhibiting the tensile stress characteristic may be an undoped silicate glass (USG) film pattern.
이와 같이, 본 발명에 의한 반도체장치는 서로 상반되는 물리적 특성을 나타내는 두 물질층 패턴으로 상기 트랜치(54)의 내부가 채워져 있다. 이러한 결과물은 서로 다른 열 팽창계수차에 의해 나타날 수 있는 부작용에 대해서 상호 보완적인 역할을 할 수 있다. 따라서 상기 기판의 트랜치 부근에 내재되어 있는 실리콘 격자 전위에 의한 결함들이 성장되어 나타날 수 있는 결함들 예컨대, 접합 누설전류나 인접 트랜지스터의 소오스와 드레인이 항시 턴 온(turn on)되는 현상을 방지할 수 있다.As described above, in the semiconductor device according to the present invention, the inside of the trench 54 is filled with two material layer patterns showing opposite physical characteristics. These results can serve as complementary to the side effects that can be caused by different coefficients of thermal expansion. Therefore, defects that may be caused by growth of defects due to the silicon lattice potential inherent near the trench of the substrate may be prevented, for example, a junction leakage current or a phenomenon in which the source and drain of an adjacent transistor are always turned on. have.
다음에는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.
도 4를 참조하면, 반도체기판(40) 상에 마스크층(42)을 형성한다. 상기 마스크층(42)은 순차적으로 형성된 제1, 제2 및 제3 절연막(44, 46, 48)과 반사방지막(Anti-Reflective Layer:이하, ARC라 한다)으로 형성한다. 상기 제1 절연막(44)은 열 산화막으로 형성하는데, 110Å∼160Å정도의 두께로 형성한다. 그리고 상기 제2 절연막(46)은 질화막(Si3N4)으로 형성하는데, 1,500Å정도의 두께로 형성한다. 또한, 상기 제3 절연막(48)은 고온 열 산화막(High Temperature Oxide:이하, HTO라 한다)으로 형성하는데 500Å정도의 두께로 형성한다. 또한, 상기 ARC(50)는 SiON막으로 형성하되, 600Å정도의 두께로 형성한다.Referring to FIG. 4, a mask layer 42 is formed on the semiconductor substrate 40. The mask layer 42 is formed of the first, second and third insulating layers 44, 46, and 48 and the anti-reflective layer (hereinafter referred to as ARC) sequentially formed. The first insulating film 44 is formed of a thermal oxide film, and is formed to a thickness of about 110 kPa to 160 kPa. The second insulating layer 46 is formed of a nitride film (Si 3 N 4 ), and is formed to a thickness of about 1,500 Å. In addition, the third insulating film 48 is formed of a high temperature oxide film (hereinafter referred to as HTO) to a thickness of about 500 kPa. In addition, the ARC 50 is formed of a SiON film, but has a thickness of about 600 kPa.
도 5는 트랜치 형성영역을 한정하는 마스크층 패턴(42a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 ARC(도 4의 50) 전면에 감광막(도시하지 않음)을 도포한다. 이어서 상기 감광막을 패터닝하여 상기 ARC(50)의 소정의 영역을 노출시키는 감광막 패턴(52a)을 형성한다. 상기 ARC(50)의 노출된 영역은 트랜치 형성영역에 대응하는 영역이다. 계속해서 상기 감광막 패턴을 식각마스크로 하여 상기 마스크층(도 4의 42)을 상기 반도체기판(40)의 계면이 노출될 때 까지 이방성식각한다. 이 결과, 상기 반도체기판(40)의 상기 감광막 패턴(52a)의 노출영역에 대응하는 트랜치 형성영역을 한정하는 제1 내지 제3 절연막 패턴들(44a, 46a, 48a)과 ARC패턴(50a)으로 구성되는 마스크층 패턴(42a)이 형성된다. 이후, 상기 감광막 패턴(52a)을 제거한다.5 shows a step of forming a mask layer pattern 42a defining a trench formation region. Specifically, a photosensitive film (not shown) is applied to the entire surface of the ARC (50 of FIG. 4). Subsequently, the photoresist is patterned to form a photoresist pattern 52a exposing a predetermined region of the ARC 50. The exposed area of the ARC 50 is an area corresponding to the trench formation area. Subsequently, the mask layer (42 in FIG. 4) is anisotropically etched until the interface of the semiconductor substrate 40 is exposed using the photoresist pattern as an etching mask. As a result, the first to third insulating layer patterns 44a, 46a, 48a and the ARC pattern 50a which define the trench forming region corresponding to the exposed region of the photoresist pattern 52a of the semiconductor substrate 40 are formed. The mask layer pattern 42a comprised is formed. Thereafter, the photoresist pattern 52a is removed.
도 6은 트랜치(54)를 형성하는 단계를 나타낸다. 구체적으로, 도 5의 상기 마스크층 패턴(52a)을 식각마스크로 사용하여 상기 반도체기판(40)의 노출된 부분을 이방성식각하여 소정의 깊이를 갖는 트랜치(54)를 형성한다. 상기 트랜치(54)는 약 2,500Å정도의 두께로 형성한다. 이 과정에서 상기 마스크층 패턴(42a)의 한 구성요소이자 최상층에 형성되어 있는 ARC 패턴(50a)이 제거되어 상기 마스크층 패턴(42a)은 제1 내지 제3 절연막 패턴들(44a, 46a, 48a)로 구성된 마스크층 패턴(42b)으로 형성된다.6 illustrates forming a trench 54. Specifically, the trench 54 having a predetermined depth is formed by anisotropically etching the exposed portion of the semiconductor substrate 40 by using the mask layer pattern 52a of FIG. 5 as an etching mask. The trench 54 is formed to a thickness of about 2,500 Å. In this process, the ARC pattern 50a which is a component of the mask layer pattern 42a and formed on the uppermost layer is removed, so that the mask layer pattern 42a includes the first to third insulating layer patterns 44a, 46a, and 48a. Is formed of a mask layer pattern 42b composed of
도 7은 트랜치(54) 전면에 산화막(56)을 형성하는 단계를 나타낸다. 구체적으로, 상기 트랜치(54) 전면에 100Å∼300Å정도의 두께로 산화막(56)을 형성하는데, 상기 산화막(56)은 열 산화막으로 형성한다. 상기 산화막(56)은 상기 트랜치(54)의 부위에 따라 다른 두께로 형성한다. 즉, 상기 트랜치(54)의 바닥에 형성되는 부분을 측면에 형성되는 부분보다 얇게 형성한다. 상기 산화막(56)은 상기 트랜치(54) 형성과정에서 기판의 격자결함등에 의해 발생되는 트랜치 부근의 누설 원인(leakage source)을 제거하기 위해 형성한다.7 shows forming an oxide film 56 over the trench 54. Specifically, the oxide film 56 is formed on the entire surface of the trench 54 at a thickness of about 100 kV to about 300 kV, and the oxide film 56 is formed of a thermal oxide film. The oxide layer 56 is formed to have a different thickness according to the portion of the trench 54. That is, the portion formed on the bottom of the trench 54 is formed thinner than the portion formed on the side. The oxide layer 56 is formed to remove a leakage source in the vicinity of a trench generated by a lattice defect of a substrate in the process of forming the trench 54.
도 8은 상기 트랜치(54)를 복수개의 물질층들(58, 60)로 채우는 단계를 나타낸다. 구체적으로, 상기 ARC패턴(50a)이 제거된 마스크층 패턴(42b)과 상기 산화막(56)의 전면에 제1 물질층(58)을 형성한다. 상기 제1 물질층(58)은 스트레스(stress)특성이 컴프레시브(compressive)한 절연물질층 예컨데, HTO막으로 형성한다. 상기 제1 물질층(58)은 1,000Å∼3,000Å정도의 두께로 형성한다. 계속해서 상기 제1 물질층(58)의 전면에 상기 제1 물질층(58)이 측면과 바닥에 일부 형성되어 있는 트랜치(54)를 채우는 제2 물질층(60)을 형성한다. 상기 제2 물질층(60)은 상기 제1 물질층(58)는 물리적 성질이 반대되는 절연물질층이다. 즉, 상기 제2 물질층(60)은 스트레스 특성이 상기 제1 물질층(58)과는 달리 텐사일(tensile)한 절연물질층 예컨데, USG(Undoped Silicate Glass)막으로 형성한다. 따라서 상기 제1 및 제2 물질층(58, 60)은 후속 열처리 공정에서 나타나는 열 팽창에 대해서 상호 보완적인 성질을 갖는다. 상기 제2 물질층(60)을 형성한 후 그 전면을 평탄화한다. 상기 평탄화된 제2 물질층(60) 상에는 제4 절연막(62)을 형성한다. 상기 제4 절연막(62)은 PE-TEOS(Plasma Enhanced-tetra ethyl ortho silicate)막으로 형성한다. 상기 제2 물질층(60)인 USG막과 상기 제4 절연막(62)인 PE-TEOS막은 공히, PECVD(Plasma Enhanced Chemical Vapor Deposition)방식으로 형성한다. 계속해서, 상기 제4 절연막(62)을 형성한 후, 결과물 전체를 900℃이상의 고온(예컨데,900℃∼1100℃)에서 열처리한다. 이러한 열처리는 상기 제4 절연막(62)이 밀도를 높혀서 후속 평탄화공정에서 필드영역의 산화막이 과도하게 리세스(recess)되는 것을 방지하기 위함이다.8 illustrates filling the trench 54 with a plurality of material layers 58 and 60. In detail, the first material layer 58 is formed on the mask layer pattern 42b from which the ARC pattern 50a is removed and on the entire surface of the oxide layer 56. The first material layer 58 is formed of an insulating material layer having a stress characteristic, for example, an HTO film. The first material layer 58 is formed to a thickness of about 1,000 ~ 3,000Å. Subsequently, a second material layer 60 is formed on the entire surface of the first material layer 58 to fill the trench 54 in which the first material layer 58 is partially formed on the side and the bottom. The second material layer 60 is an insulating material layer whose physical properties are opposite to that of the first material layer 58. In other words, unlike the first material layer 58, the second material layer 60 is formed of an insulating material layer that is tensilized, for example, a USG (Undoped Silicate Glass) film. Thus, the first and second material layers 58 and 60 have complementary properties to thermal expansion seen in subsequent heat treatment processes. After forming the second material layer 60, the entire surface of the second material layer 60 is planarized. A fourth insulating layer 62 is formed on the planarized second material layer 60. The fourth insulating layer 62 is formed of a plasma enhanced-tetra ethyl ortho silicate (PE-TEOS) film. The USG film, which is the second material layer 60, and the PE-TEOS film, which is the fourth insulating film 62, are both formed by a Plasma Enhanced Chemical Vapor Deposition (PECVD) method. Subsequently, after the fourth insulating film 62 is formed, the entire resultant is heat treated at a high temperature of 900 ° C. or higher (eg, 900 ° C. to 1100 ° C.). This heat treatment is to prevent the oxide layer in the field region from being excessively recessed in the subsequent planarization process by increasing the density of the fourth insulating layer 62.
도 9와 도 10은 트랜치형 소자분리막을 형성하는 단계를 나타낸다. 구체적으로, 도 9에 도시한 바와 같이, 상기 제4 절연막(62)의 전면을 1차 평탄화하기 시작하여 상기 제2 절연막 패턴(46a)의 계면이 노출될 때 까지 상기 1차 평탄화를 실시한다. 상기 1차 평탄화 결과 상기 반도체기판(40)의 상기 트랜치(54)와 접해 있는 활성영역상에는 상기 제1 및 제2 절연막 패턴(44a, 46a)만이 남게 되고 상기 트랜치(54) 영역에는 상기 제2 물질층 및 제1 물질층(도 8의 60, 58)이 순차적으로 평탄화되어 제1 및 제2 물질층 패턴(58a, 60a)이 남게 된다. 상기 제2 절연막 패턴(46a)과 상기 제1 및 제2 물질층 패턴(58a, 60a)으로 이루어지는 상기 트랜치(54)를 채우는 물질층의 계면은 동일한 평면을 형성한다. 계속해서 상기 1차 평탄화된 결과물의 전면에 대해서 2차 평탄화를 실시한다. 상기 2차 평탄화는 상기 반도체기판(40)의 활성영역에 해당하는 계면이 노출될 때 까지 실시한다. 상기 2차 평탄화는 상기 반도체기판(40)의 활성영역에 해당하는 계면과 상기 2차 평탄화결과 얻어지는 상기 트랜치(54)를 채우는 물질층의 계면간의 단차가 1,000Å을 넘지 않을 정도로 실시한다. 상기 2차 평탄화에 의해 상기 반도체기판(40)에는 트랜치형 소자분리막이 형성된다.9 and 10 illustrate forming a trench type isolation layer. Specifically, as shown in FIG. 9, the first planarization of the entire surface of the fourth insulating layer 62 is started until the first planarization is performed until the interface of the second insulating layer pattern 46a is exposed. As a result of the first planarization, only the first and second insulating layer patterns 44a and 46a remain on the active region in contact with the trench 54 of the semiconductor substrate 40, and the second material is formed in the trench 54 region. The layer and the first material layer 60 and 58 in FIG. 8 are sequentially planarized to leave the first and second material layer patterns 58a and 60a. An interface between the second insulating layer pattern 46a and the material layer filling the trench 54 including the first and second material layer patterns 58a and 60a forms the same plane. Subsequently, second planarization is performed on the entire surface of the first planarized result. The second planarization is performed until the interface corresponding to the active region of the semiconductor substrate 40 is exposed. The second planarization is performed such that the step between the interface corresponding to the active region of the semiconductor substrate 40 and the interface of the material layer filling the trench 54 obtained as a result of the second planarization does not exceed 1,000 mW. A trench type isolation layer is formed on the semiconductor substrate 40 by the second planarization.
계속해서 도 11에 도시한 바와 같이, 상기 반도체기판(40)의 활성영역 전면에 게이트 절연막(64)을 형성한다. 상기 게이트 절연막(64) 상에는 상기 트랜치(54)와 소정간격 이격된 위치에 게이트 제1 도전층 패턴(68)과 게이트 제2 도전층 패턴(70) 및 게이트 보호막 패턴(72)을 순차적으로 형성하여 이들 패턴들로 이루어지는 게이트 적층물(66)을 형성한다. 이후, 정해진 절차에 따라 트랜지스터나 커패시터와 같은 반도체소자들을 형성한다.Subsequently, as shown in FIG. 11, a gate insulating film 64 is formed over the entire active region of the semiconductor substrate 40. The gate first conductive layer pattern 68, the gate second conductive layer pattern 70, and the gate passivation layer pattern 72 are sequentially formed on the gate insulating layer 64 at a position spaced apart from the trench 54 by a predetermined distance. A gate stack 66 consisting of these patterns is formed. Thereafter, semiconductor devices such as transistors and capacitors are formed according to a predetermined procedure.
상술한 바와 같이, 본 발명에 의한 소자분리막을 구비하는 반도체장치 및 그 제조방법에서는 트랜치내에 스트레스 특성에 있어서, 서로 반대되는 물질적 성질을 나타내는 두 물질층이 순차적으로 채워진 소자분리막을 구비하고 있다. 따라서 후속 열처리 공정에서 상기 트랜치를 채우는 물질층과 기판사이에 나타나는 열 팽창율의 차이를 완화할 수 있으므로 상기 트랜치 형성과정에서 상기 트랜치 부근의 기판에 발생된 격자결함등이 후속 열 처리공정에서 계속 성장되는 것을 방지할 수 있고 그 결과 상기 트랜치를 통해서 일어날 수 있는 접합 누설전류 및 인접된 트랜지스터사이에서 소오스와 드레인이 턴 온(turn on)되는 것을 방지할 수 있다.As described above, the semiconductor device including the device isolation film and the method of manufacturing the same according to the present invention include a device isolation film sequentially filled with two material layers having opposite material properties in stress characteristics in the trench. Therefore, in the subsequent heat treatment process, the difference in thermal expansion rate between the material layer filling the trench and the substrate may be alleviated, so that lattice defects or the like generated on the substrate near the trench may continue to grow in the subsequent heat treatment process. It is possible to prevent the source and drain from turning on between adjacent transistors and junction leakage current which may occur through the trench as a result.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |