KR20070071544A - Method for forming semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들. 2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 듀얼 게이트 구조에 있어서, 이온 주입 방법을 사용할 경우 게이트 절연막에 불필요한 분순물이 주입되고, N형 또는 P형 게이트와 인접한 영역에 불순물 도핑 농도가 감소하는 문제가 발생하는데 이를 해결하기 위하여, 본 발명은 N형 및 P형 폴리실리콘층을 각각 별도로 형성하되, N형 폴리실리콘층을 이용한 게이트를 먼저 형성한 후 PMOS 트랜지스터 예정 영역의 N형 폴리실리콘층을 P형 도핑 폴리실리콘층으로 치환시키는 방법을 이용함으로써, 게이트 절연막 특성을 향상시키고 트랜지스터 내의 불순물 농도 감소 문제를 해결 할 수 있도록 하는 발명에 관한 것이다.An object of the present invention relates to a method of forming a semiconductor device, in a dual gate structure in which an NMOS transistor and a PMOS transistor are simultaneously formed in one semiconductor device, unnecessary impurities are injected into the gate insulating film when the ion implantation method is used. In order to solve this problem, in order to solve the problem, the present invention is to separately form the N-type and P-type polysilicon layers, but the gate using the N-type polysilicon layer Is formed first, and then the N-type polysilicon layer in the PMOS transistor predetermined region is replaced with a P-type doped polysilicon layer, thereby improving the gate insulating film characteristics and solving the problem of reducing the impurity concentration in the transistor. It is about.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(10)에 PMOS 트랜지스터 예정 영역(1000A) 및 NMOS 트랜지스터 예정 영역(1000B)을 정의하는 소자분리막(20)을 형성한다. 다음에는, 반도체 기판(10) 전면에 게이트 절연막(30) 및 폴리실리콘층(40)을 형성한다.Referring to FIG. 1A, a
도 1b를 참조하면, PMOS 트랜지스터 예정 영역(1000A)을 차단하는 제 1 감광막 패턴(50)을 형성한 후 N형 불순물 이온주입 공정을 수행하여 NMOS 트랜지스터 예정 영역(1000B) 상부에 형성된 폴리실리콘층(40)이 N형 도핑 폴리실리콘층(60)이 되도록 한다. 다음에는, 제 1 감광막 패턴(50)을 제거한다.Referring to FIG. 1B, a polysilicon layer formed on the
도 1c를 참조하면, NMOS 트랜지스터 예정 영역(1000B)을 차단하는 제 2 감광막 패턴(55)을 형성한 후 P형 불순물 이온주입 공정을 수행하여 PMOS 트랜지스터 예정 영역(1000A) 상부에 형성된 폴리실리콘층(40)이 P형 폴리실리콘층(70)이 되도록 한다. 다음에는, 제 2 감광막 패턴(55)을 제거한다.Referring to FIG. 1C, after forming the second
도 1d를 참조하면, N형 및 P형 폴리실리콘층(60, 70) 상부에 게이트 도전층(80) 및 하드마스크층(90)을 형성한다.Referring to FIG. 1D, the gate conductive layer 80 and the
도 1e를 참조하면, 게이트 마스크를 이용한 식각 공정으로 하드마스크층(90), 게이트 도전층(80)을 순차적으로 식각한 후, PMOS 트랜지스터 예정 영역(1000A)의 P형 폴리실리콘층(70)과 NMOS 트랜지스터 예정 영역(1000B)의 N형 폴리실리콘층(60)을 각각 식각하여 P형 폴리실리콘층 패턴(75), 게이트 도전층 패턴(85) 및 하드마스크층 패턴(95)을 포함하는 P형 게이트와 N형 폴리실리콘층 패턴 (65), 게이트 도전층 패턴(85) 및 하드마스크층 패턴(95)을 포함하는 N형 게이트로 구성되는 듀얼 게이트 구조를 형성한다. 다음에는, 게이트 측벽에 측벽 산화막(110) 및 측벽 질화막(115)을 형성한다. Referring to FIG. 1E, the
상술한 바와 같이, 이온 주입 방법을 이용하여 듀얼 게이트 구조를 형성할 경우 이온주입 공정에서 게이트 절연막에 불필요한 불순물이 주입될 수 있다. 또한, N형 또는 P형 게이트와 인접한 영역에 불순물 도핑 농도가 감소하는 문제가 발생하며, 동시에 NMOS와 PMOS 게이트를 식각할 경우 N형 폴리실리콘층 및 P형 폴리실리콘층의 식각 선택비가 상이하기 때문에 불량발생률이 높아지는 문제가 있다.As described above, when the dual gate structure is formed using the ion implantation method, unnecessary impurities may be implanted into the gate insulating layer in the ion implantation process. In addition, an impurity doping concentration decreases in a region adjacent to the N-type or P-type gate, and when the NMOS and PMOS gates are etched, the etching selectivity of the N-type polysilicon layer and the P-type polysilicon layer is different. There is a problem that the failure rate is increased.
상기 문제점을 해결하기 위하여, 본 발명은 N형 및 P형으로 도핑된 폴리실리콘층을 각각 별도로 형성하되, N형 폴리실리콘층을 이용한 게이트를 먼저 형성한 후 PMOS 트랜지스터 예정 영역의 N형 폴리실리콘층을 P형 폴리실리콘층으로 치환시키는 방법을 이용함으로써, 게이트 절연막 특성을 향상시키고 트랜지스터 내의 불순물 농도 감소 문제를 해결 할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention is to form a polysilicon layer doped with an N-type and a P-type, respectively, the gate using the N-type polysilicon layer is formed first, then the N-type polysilicon layer of the predetermined region of the PMOS transistor It is an object of the present invention to provide a method of forming a semiconductor device that improves the gate insulating film characteristics and solves the problem of reducing the impurity concentration in the transistor by using a method of replacing the P-type polysilicon layer.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은The present invention is to achieve the above object, the method of forming a semiconductor device according to the present invention
(a) 반도체 기판 전면에 게이트 절연막 및 N형 폴리실리콘층을 순차적으로 형성하는 단계와,(a) sequentially forming a gate insulating film and an N-type polysilicon layer over the semiconductor substrate;
(b) 게이트 마스크를 이용한 식각 공정으로 상기 N형 폴리실리콘층을 식각하여 NMOS 트랜지스터 예정 영역 및 PMOS 트랜지스터 예정 영역에 각각 N형 폴리실리콘층 패턴을 형성하는 단계와,(b) etching the N-type polysilicon layer by an etching process using a gate mask to form an N-type polysilicon layer pattern in an NMOS transistor target region and a PMOS transistor predetermined region, respectively;
(c) 게이트 마스크를 이용한 식각 공정으로 상기 N형 폴리실리콘층을 식각하여 NMOS 트랜지스터 예정 영역 및 PMOS 트랜지스터 예정 영역에 각각 N형 폴리실리콘층 패턴을 형성하는 단계와,(c) etching the N-type polysilicon layer by an etching process using a gate mask to form an N-type polysilicon layer pattern in an NMOS transistor target region and a PMOS transistor predetermined region, respectively;
(d) 상기 N형 폴리실리콘층 패턴의 측벽에 측벽 산화막 및 측벽 질화막을 순차적으로 형성하는 단계와,(d) sequentially forming sidewall oxide films and sidewall nitride films on sidewalls of the N-type polysilicon layer pattern;
(e) 상기 PMOS 트랜지스터 예정 영역의 상기 N형 폴리실리콘층을 제거하는 단계와,(e) removing the N-type polysilicon layer in the predetermined region of the PMOS transistor;
(f) 상기 N형 폴리실리콘층 제거된 영역에 P형 폴리실리콘층을 형성하는 단계 및 (f) forming a P-type polysilicon layer in the region where the N-type polysilicon layer has been removed; and
(g) 상기 N형 및 P형 폴리실리콘층의 상측 표면에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.(g) forming a silicide layer on the upper surfaces of the N-type and P-type polysilicon layers.
이때, 상기 (a) 단계의 게이트 절연막은 SiO2 및 SiON 중 선택된 어느 하나를 이용하여 형성 한다.In this case, the gate insulating film of step (a) is formed using any one selected from SiO 2 and SiON.
여기서, 상기 (e) 단계의 N형 폴리실리콘층을 제거하는 단계는Here, the step of removing the N-type polysilicon layer of step (e)
상기 (d) 단계까지 반도체 기판 상에 형성된 구조물 전면에 층간절연층을 형성하는 단계와,Forming an interlayer insulating layer on the entire structure formed on the semiconductor substrate until the step (d);
상기 N형 폴리실리콘층이 노출될 때까지 CMP 공정을 수행하는 단계와,Performing a CMP process until the N-type polysilicon layer is exposed;
상기 층간절연층 상부에 보호막층을 형성하는 단계와,Forming a protective film layer on the interlayer insulating layer;
상기 PMOS 트랜지스터 예정 영역을 노출시키는 마스크를 이용한 식각 공정으로 상기 보호막층을 제거하는 단계 및Removing the passivation layer by an etching process using a mask exposing a predetermined region of the PMOS transistor; and
상기 PMOS 트랜지스터 예정 영역이 노출된 보호막층을 이용한 부분 식각 공정으로 상기 N형 폴리실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하며,And removing the N-type polysilicon layer by a partial etching process using the passivation layer layer in which a predetermined region of the PMOS transistor is exposed.
상기 보호막층을 Si3N4를 이용하여 형성하고, 상기 보호막층을 식각하는 단계는 F 혼합 계열의 가스를 이용하여 수행하는 것을 특징으로 한다.The protective film layer is formed by using Si 3 N 4 , and the etching of the protective film layer is characterized in that it is carried out using a gas of the F mixture series.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다. 2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
도 2a를 참조하면, 반도체 기판(100)의 PMOS 트랜지스터 예정 영역(2000A) 및 NMOS 트랜지스터 예정 영역(2000B)을 정의하는 소자분리막(120)을 형성한다. 이때, 소자분리막(120)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하며 PMOS 트랜지스터 예정 영역(2000A) 및 NMOS 트랜지스터 예정 영역(2000B)의 경계부에 형성된다.Referring to FIG. 2A, a
다음에는, 반도체 기판(100) 전면에 게이트 절연막(130) 및 N형 폴리실리콘층(140)을 순차적으로 형성한다. 이때, 게이트 절연막(130)은 SiO2 및 SiON과 같은 질화 처리된 산화막 중 선택된 어느 하나를 이용하는 것이 바람직하며, 질화처리된 산화막은 보론의 침투를 효과적으로 억제할 수 있는 특성이 있다. 또한, N형 폴리실리콘층(140)은 폴리실리콘층에 SiH4와 PH3를 이요하여 도핑하는 것이 바람직하다.Next, the
도 2b를 참조하면, N형 폴리실리콘층(140) 상부에 게이트 영역을 정의하는 감광막 패턴(150)을 형성한다.Referring to FIG. 2B, a
도 2c를 참조하면, 감광막 패턴(150)을 이용한 식각 공정으로 N형 폴리실리콘층(140)을 식각하여 PMOS 트랜지스터 예정 영역(2000A) 및 NMOS 트랜지스터 예정 영역(2000B)에 각각 N형 폴리실리콘층 패턴(140)을 형성한다.Referring to FIG. 2C, the N-
다음에는, N형 폴리실리콘층 패턴(145)의 측벽에 측벽 산화막(160) 및 측벽 질화막(170)을 순차적으로 형성한다. 여기서, 측벽 산화막(160) 및 측벽 질화막(170)은 형성 트랜지스터의 특성에 따라서 물질 및 순서가 변경될 수 있다.Next, the
도 2d를 참조하면, N형 폴리실리콘층 패턴(145) 및 측벽 산화막과 질화막(160, 170)을 포함하는 반도체 기판(100) 전면에 층간절연층(180)을 형성한 후 N형 도핑 폴리실리콘층 패턴(145)이 노출될 때까지 CMP 공정을 수행한다.Referring to FIG. 2D, an N-type doped polysilicon is formed after the
도 2e를 참조하면, 층간절연층(180) 상부에 보호막층(190) 형성하고, PMOS 트랜지스터 예정 영역(2000A)을 노출시키는 마스크를 이용한 식각 공정으로 상기 보호막층(Capping layer)을 제거한다. 이때, 보호막층(190)은 후속의 P형 도핑 폴리실리콘층을 증착 시 상호 확산(Inter-diffusion)을 방지하기 위하여 Si3N4 질화막으로 형성하는 것이 바람직하며, 보호막층(190)을 식각하는 공정은 F 혼합 계열의 가스를 이용하여 식각한다.Referring to FIG. 2E, the
다음에는, PMOS 트랜지스터 예정 영역(2000A)이 노출된 보호막층(190)을 식각 마스크로 하고, PMOS 트랜지스터 예정 영역(2000A)의 N형 도핑 폴리실리콘층 패턴 (145)을 제거한다.Next, the
도 2f를 참조하면, 반도체 기판(100)에 형성된 구조물 전면에 P형 도핑 폴리실리콘층(200)을 형성한다.Referring to FIG. 2F, the P-type doped
도 2g를 참조하면, CMP 공정을 수행하여 NMOS 트랜지스터 예정 영역(2000B)의 N형 폴리실리콘층 패턴(145)이 노출되도록 한다. 여기서, PMOS 트랜지스터 예정 영역(2000A)에는 P형 폴리실리콘층 패턴(205)이 형성된다.Referring to FIG. 2G, a CMP process may be performed to expose the N-type
도 2h를 참조하면, N형 및 P형 폴리실리콘층 패턴(145, 205)의 상측 표면에 실리사이드층(210)을 형성한다. 여기서, 실리사이드층(210)은 게이트 저항을 감소시키는 기능을 수행한다.Referring to FIG. 2H, silicide layers 210 are formed on upper surfaces of the N-type and P-type
상술한 바와 같이, 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 포함하는 듀얼 게이트 구조를 형성하는데 있어서, 이온주입 방법이 아닌 N형 및 P형으로 도핑된 폴리실리콘층을 각각 별도로 형성하되, N형 폴리실리콘층을 이용한 게이트를 먼저 형성한 후 PMOS 트랜지스터 예정 영역의 N형 폴리실리콘층을 P형 폴리실리콘층으로 치환시키는 방법을 이용함으로써, 게이트 절연막에 불필요한 불순물이 주입되는 것을 방지하고, N형 또는 P형 게이트와 인접한 영역에 나타나는 불순물 도핑 농도 감소 문제를 해결할 수 있다.As described above, in forming a dual gate structure simultaneously including an NMOS transistor and a PMOS transistor in one semiconductor device, a polysilicon layer doped with N-type and P-type, instead of an ion implantation method, is formed separately, By forming a gate using a polysilicon layer first and then replacing the N-type polysilicon layer in a predetermined region of the PMOS transistor with a P-type polysilicon layer, unnecessary impurities are prevented from being injected into the gate insulating film. Alternatively, the problem of reducing the impurity doping concentration in the region adjacent to the P-type gate may be solved.
이상에서 설명한 바와 같이, 본 발명은 하나의 반도체 소자에 NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성하는 듀얼 게이트 구조에 있어서, N형 및 P형 폴리실리콘층을 각각 별도로 형성하되, N형 폴리실리콘층을 이용한 게이트를 먼저 형성한 후 PMOS 트랜지스터 예정 영역의 N형 폴리실리콘층을 P형 도핑 폴리실리콘층으로 치환시키는 방법을 이용함으로써, 게이트 절연막 특성을 향상시키고 트랜지스터 내의 불순물 농도 감소 문제를 해결 할 수 있고, 이와 동시에 NMOS와 PMOS 게이트를 식각할 경우 식각 선택비가 상이하기 때문에 불량발생률이 높아지는 문제를 해결할 수 있으므로 반도체 소자의 형성 수율을 향상시킬 수 있는 효과를 제공한다.As described above, in the dual gate structure in which an NMOS transistor and a PMOS transistor are simultaneously formed in one semiconductor device, the N-type and P-type polysilicon layers are separately formed, but the N-type polysilicon layer is used. By forming the gate first and then replacing the N-type polysilicon layer in the predetermined region of the PMOS transistor with a P-type doped polysilicon layer, it is possible to improve the gate insulating film characteristics and solve the problem of reducing the impurity concentration in the transistor. At the same time, when the NMOS and PMOS gates are etched, since the etching selectivity is different, it is possible to solve the problem of increasing the failure rate, thereby improving the formation yield of the semiconductor device.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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-
2005
- 2005-12-30 KR KR1020050135087A patent/KR20070071544A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10651172B2 (en) | 2017-12-15 | 2020-05-12 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US11164869B2 (en) | 2017-12-15 | 2021-11-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN113517184A (en) * | 2020-04-10 | 2021-10-19 | 中芯北方集成电路制造(北京)有限公司 | Semiconductor structure and forming method thereof |
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