KR20080009025A

KR20080009025A - 픽셀을 판독하고 픽셀에 기록하는 방법 및 픽셀 판독 능력및 픽셀 기록 능력을 갖는 디바이스

Info

Publication number: KR20080009025A
Application number: KR1020070073118A
Authority: KR
Inventors: 블라디미르 코이프만
Original assignee: 블라디미르 코이프만
Priority date: 2006-07-20
Filing date: 2007-07-20
Publication date: 2008-01-24
Also published as: US7791664B1; EP1881692A2; TW200820750A; CN101304468A; CN101304468B; KR100924663B1; EP1881692A3

Abstract

픽셀을 판독하고 픽셀에 기록하는 방법 및, 픽셀 판독 능력 및 픽셀 기록 능력을 갖는 디바이스에 관한 것이다. 픽셀을 판독하는 방법은 제 2 노드와 광검출기 사이에 커플링된 입력 트랜지스터를 비활성으로 유지하면서 제 2 노드에 커플링된 제 2 트랜지스터를 활성화하는 단계, 제 2 트랜지스터를 비활성화하는 단계; 픽셀 노드를 제 2 노드에 용량적으로 커플링하는 1 개 이상의 커패시턴스를 통해 피드백 신호를 제공함으로써 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계; 및 입력 트랜지스터를 활성화하고 픽셀 출력 신호를 측정하는 단계를 포함한다.

픽셀, 판독, 기록, 피드백 신호, 활성화

Description

픽셀을 판독하고 픽셀에 기록하는 방법 및 픽셀 판독 능력 및 픽셀 기록 능력을 갖는 디바이스{METHODS FOR READING A PIXEL AND FOR WRITING TO A PIXEL AND A DEVICE HAVING PIXEL READING CAPABILITIES AND PIXEL WRITING CAPABILITIES}

본 출원은 출원일이 2006 년 7 월 20 일인 미국 가출원 제 60/807848 호를 우선권 주장한다.

본 발명은 픽셀을 판독하고 픽셀에 기록하는 방법, 및 픽셀 판독 능력 및/또는 픽셀 기록 능력을 갖는 디바이스에 관한 것이다.

디지털 카메라는 2 차원 광검출기 (photo-detector) 어레이를 포함한다. 단일 픽셀은 다수의 트랜지스터뿐 아니라 하나 이상의 광검출기를 포함할 수 있다. 통상적인 광검출기는 광다이오드, 광트랜지스터, 광-게이트, 홀 축적 다이오드 (hole accumulation diode), 핀드 다이오드 (pinned diode), 애벌란치 다이오드 (avalanche diode), 베리드 축적 (buried accumulation), 및 전사층 (transfer layer) 디바이스를 포함한다.

CMOS 픽셀 성능은 열잡음 (thermal noise) 에 의해 제한된다. 또한, 이 잡음은 KTC 잡음의 리셋 잡음으로서 공지되어 있다. 픽셀의 리셋 단계 (phase) 동안에 리셋 전압은 픽셀, 특히 픽셀의 리셋 트랜지스터에 제공된다. 이 리셋 단계가 종료되는 경우에, 리셋 트랜지스터는 비-도전성 단계로 진입하며 열잡음이 생성된다.

다양한 종래 기술의 픽셀이 공지되어 있다. 가장 일반적으로 사용되는 대다수의 픽셀은 CCD 픽셀 또는 CMOS 픽셀이다. 종래 기술의 CMOS 픽셀 및 2 차원 CMOS 어레이는 참조로서 여기에 포함된 다음의 미국 특허들, 즉, 발명의 명칭이 "CMOS active pixel reset noise reduction" 인 LEE 의 미국 특허 제 6777660 호; 발명의 명칭이 "CMOS image sensor capable of increasing fill factor and driving method thereof" 인 LEE 의 미국 특허 제 6762401 호; 발명의 명칭이 "solid-state imaging device and a method of reading a signal charge in a solid-state imaging device which can reduce smear and can provide an excellent image characteristics" 인 Harada 의 미국 특허 제 6567495 호; 발명의 명칭이 "Active-passive imager pixel array with small groups of pixels having short common bus lines" 인 Tennant 등의 미국 특허 제 6750912 호; 발명의 명칭이 "compact low-noise active pixel sensor with progressive row reset" 인 Kozlowski 등의 미국 특허 제 6697111 호; 발명의 명칭이 "active pixel sensor having intra-pixel charge transfer with analog-to-digital converter" 인 Fossum 등의 미국 특허 제 6665013 호; 발명의 명칭이 "low-noise active-pixel sensor for imaging arrays with high speed row reset" 인 Kozlowski 등의 미국 특허 제 6587142 호; 발명의 명칭이 "amplified CMOS transducer for single photon read-out of photo-detector" 인 Kozlowski 의 미국 특허 제 6538245 호; 발명의 명칭이 "low-noise active-pixel sensor for imaging array with high- speed row reset" 인 Kozlowski 등의 미국 특허 제 6532040 호; 발명의 명칭이 "low noise amplifier for passive pixel CMOS imager" 인 Kozlowski 등의 미국 특허 제 5892540 호; 발명의 명칭이 "imaging system having a sensor array reset noise reduction mechanism" 인 Dhuse 등의 미국 특허 제 5238276 호; 및 발명의 명칭이 "high speed CMOS imager with motion artifact suppression and anti-blooming" 인 Pain 등의 미국 특허 제 6326230 호에 나타내져 있다.

상관 이중 샘플링 (Correlated double sampling) 은 열잡음을 감소시킬 수 있는 널리 공지된 기술이지만, 이는 다양한 신호를 샘플링할 수 있는 전용 컴포넌트에 기초한다. 픽셀 성능을 개선하는 효율적인 수단을 제공할 필요가 있다.

픽셀 판독 능력을 갖는 디바이스는 픽셀, 제어 회로 및 픽셀과 제어 회로에 연결된 판독 회로를 포함하며, 여기서 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 광검출기 및 입력 트랜지스터는 제 1 노드에 연결되고, 입력 트랜지스터, 제 2 트랜지스터 및 제 4 트랜지스터는 제 2 노드에 연결되고, 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 제 4 트랜지스터에 연결되고, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 제어 회로에 의해 제공되는 제어 신호에 의해 제어되며, 디바이스는 (ⅰ) 입력 트랜지스터를 비활성으로 유지하면서 제 2 트랜지스터를 활성화하고, (ⅱ) 제 2 트랜지스터를 비활성화하고, (ⅲ) 픽셀 노드를 제 2 노드에 용량적으로 연결하는 하나 이상의 커패시턴스를 이용하여 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하며, (ⅳ) 입력 트랜지스터를 활성화하고, 판독 회로에 의해, 픽셀 출력 신호를 측정하도록 구성된다.

픽셀 판독 능력을 갖는 디바이스는 픽셀, 제어 회로, 및 판독 회로를 포함하 며, 여기서, 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 광검출기와 입력 트랜지스터는 제 1 노드에 연결되고, 입력 트랜지스터, 제 2 트랜지스터 및 제 4 트랜지스터는 제 2 노드에 연결되고, 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 제 4 트랜지스터에 연결되고, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 제어 회로에 의해 제공되는 제어 신호에 의해 제어되며, 디바이스는 (ⅰ) 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고, 제 2 노드와 광검출기 사이에 연결된 입력 트랜지스터를 비활성으로 유지하며, 픽셀 출력 신호의 제 1 측정을 수행하고, (ⅱ) 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하고, (ⅲ) 입력 트랜지스터와 광검출기 사이에서 정의된 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 제 1 측정의 결과와 제 2 측정의 결과 사이의 차이에 응답하여 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 평가하고, (ⅳ) 입력 트랜지스터를 활성화하고 픽셀 출력 신호의 제 3 측정을 수행하고, (ⅴ) 제 3 측정의 결과 및 평가된 제 2 노드 전압 변화에 응답하여 광검출기에 의해 생성되는 신호를 계산하도록 구성된다.

픽셀 기록 능력을 갖는 디바이스는 픽셀, 제어 회로 및 픽셀과 제어 회로에 연결된 판독 회로를 포함하며, 여기서 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제4 트랜지스터를 포함하고, 광검출기 및 입력 트랜지스터는 제 1 노드에 연결되고, 입력 트랜지스터, 제 2 트랜지스터 및 제 4 트랜지스터는 제 2 노드에 연결되고, 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 제 4 트랜지스터에 연결되고, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 제어 회로에 의해 제공되는 제어 신호에 의해 제어되며, 디바이스는 (ⅰ) 입력 트랜지스터 및 제 2 트랜지스터를 활성화하고, (ⅱ) 제 2 트랜지스터를 비활성화하고, (ⅲ) 하나 이상의 커패시턴스를 통해 픽셀 노드를 제 2 노드에 용량적으로 연결하는 하나 이상의 커패시턴스를 이용하여 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하고, (ⅳ) 제어 기준이 이행될 때까지, (a) 입력 트랜지스터를 비활성화하고, 판독 회로에 의해, 픽셀 출력 신호를 측정하고, (b) 약한 도전성 모드에서 입력 트랜지스터를 동작시키고 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 것을 반복하도록 구성된다.

편리하게, 디바이스는 제어 기준이 이행되지 않는다면, 입력 트랜지스터의 비활성화 및 입력트랜지스터의 동작의 1 회 이상의 반복을 수행하도록 구성된다. 본 발명의 일 실시형태에 따라, 입력 트랜지스터는, 활성화되는 경우에, 이들 반복 동안에 약한 도전성 모드에서 활성화된다.

본 발명의 일 실시형태에 따라, 입력 트랜지스터는, 활성화되는 경우에, 이들 반복 중 1 회 이상 동안에 강한 도전성 모드에서 활성화되고, 그 다음, 약한 도전성 모드에서 활성화된다.

픽셀 기록 능력을 갖는 디바이스는 픽셀, 제어 회로, 및 픽셀과 제어 회로에 연결된 판독 회로를 포함하며, 여기서, 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 광검출기 및 입력 트랜지스터는 제 1 노드에 연결되고, 입력 트랜지스터, 제 2 트랜지스터 및 제 4 트랜지스터는 제 2 노드에 연결되고, 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 제 4 트랜지스터에 연결되고, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 제어 회로에 의해 제공되는 제어 신호에 의해 제어되며, 디바이스는 (ⅰ) 제 2 트랜지스터 및 입력 트랜지스터를 활성화하고, 판독 회로에 의해, 픽셀 출력 신호의 제 1 측정을 수행하고, (ⅱ) 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하고, (ⅲ) 입력 트랜지스터를 비활성화하고, 픽셀 출력 신호의 새로운 측정을 수행하고, (ⅳ) 입력 신호를 동작시키고 픽셀 출력 신호의 새로운 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하고, (ⅴ) 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 픽셀 출력 신호의 다수의 측정의 결과에 응답하여 제어 기준이 이행되는지 여부를 판정하고, (ⅵ) 제어 기준이 이행되지 않는다면, 입력 트랜지스터의 비활성화 및 입력 트랜지스터의 동작을 반복하도록 구성된다.

편리하게, 디바이스는 제어 기준이 이행되지 않는다면, 입력 트랜지스터의 비활성화 및 입력 트랜지스터의 동작의 1 회 이상의 반복을 수행하도록 구성된다. 본 발명의 일 실시형태에 따라, 입력 트랜지스터는, 활성화되는 경우에, 이들 반복 동안에 약한 도전성 모드에서 활성화된다.

픽셀을 판독하는 방법은 (ⅰ) 제 2 노드와 광검출기 사이에 연결된 입력 트랜지스터를 비활성으로 유지하면서, 제 2 노드에 연결된 제 2 트랜지스터를 활성화하는 단계; (ⅱ) 제 2 트랜지스터를 비활성화하는 단계; (ⅲ) 픽셀 노드를 제 2 노드에 용량적으로 연결하는 하나 이상의 커패시턴스를 통해 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계; 및 (ⅳ) 입력 트랜지스터를 활성화하고 픽셀 출력 신호를 측정하는 단계를 포함한다.

픽셀을 판독하는 방법은 (ⅰ) 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고, 제 2 노드와 광검출기 사이에 연결된 입력 트랜지스터를 비활성으로 유지하며, 픽셀 출력 신호의 제 1 측정을 수행하는 단계; (ⅱ) 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하는 단계; (ⅲ) 입력 트랜지스터와 광검출기 사이에서 정의된 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 제 1 측정의 결과와 제 2 측정의 결과 사이의 차이에 응답하여 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 평가하는 단계; (ⅳ) 입력 트랜지스터를 활성화하고 픽셀 출력 신호의 제 3 측정을 수행하는 단계; (ⅴ) 제 3 측정의 결과 및 평가된 제 2 노드 전압 변화에 응답하여 광검출기에 의해 생성되는 신호를 계산하는 단계를 포함한다.

픽셀을 기록하는 방법은 (ⅰ) 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고 광검출기에 연결된 제 1 노드와 제 2 노드 사이에 연결된 입력 트랜지스터를 활성화하는 단계; (ⅱ) 제 2 트랜지스터를 비활성화하는 단계; (ⅲ) 픽셀 노드를 제 2 노드에 용량적으로 연결하는 하나 이상의 커패시턴스를 통해 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계; (ⅳ) 제어 기준이 이행될 때까지, (a) 입력 트랜지스터를 비활성화하고, 픽셀 출력 신호를 측정하는 단계; 및 (b) 입력 트랜지스터를 동작시키고, 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 단계를 반복하는 단계를 포함한다.

본 발명의 일 실시형태에 따라, 단계 (ⅳ.b) 의 1 회 이상의 반복 동안에, 입력 트랜지스터는 강한 도전성 모드에서 동작하고, 단계 (ⅳ.b) 의 1 회 이상의 반복 동안에, 입력 트랜지스터는 약한 도전성 모드에서 동작한다.

따라서, 본 발명의 일 실시형태에 따라, 입력 트랜지스터는 단계 (ⅳ.b) 의 다양한 반복 동안에 약한 도전성 모드에서 동작한다.

픽셀을 기록하는 방법은 (ⅰ) 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고, 광검출기에 연결된 제 1 노드와 제 2 노드 사이에 연결된 입력 트랜지스터를 활성화하고, 픽셀 출력 신호의 제 1 측정을 수행하는 단계; (ⅱ) 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하는 단계; (ⅲ) 입력 트랜지스터를 비활성화하고, 픽셀 출력 신호의 새로운 측정을 수행하는 단계; (ⅳ) 입력 트랜지스터를 약한 도전성 모드에서 동작시키고 픽셀 출력 신호의 새로운 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 단계; (ⅴ) 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 픽셀 출력 신호의 다수의 측정의 결과에 응답하여 제어 기준이 이행되는지 여부를 판정하는 단계; 및 (ⅵ) 제어 기준이 이행되지 않는다면, 비활성화하는 단계로 점핑하는 단계를 포함한다.

본 발명의 일 실시형태에 따라, 단계 (ⅳ) 의 1 회 이상의 반복 동안에, 입력 트랜지스터는 강한 도전성 모드에서 동작하고, 단계 (ⅳ) 의 1 회 이상의 반복 동안에, 입력 트랜지스터는 약한 도전성 모드에서 동작한다.

본 발명은 도면과 함께 취해지는 다음의 상세한 설명으로부터 더 완전히 이해되고 인식될 것이다.

본 발명에 의하면, 축적된 잡음을 감소시켜 개선된 픽셀 판독 및 기록 장치 및 방법을 제공할 수 있다.

본 특허 출원 및 특허청구범위의 콘텍스트에서, "활성의" 및 "도전성의" 는 균등한 용어라고 가정한다. 본 특허 출원 및 특허청구범위의 콘텍스트에서, "비활성의" 및 "비도전성의" 는 균등한 용어라고 가정한다. 본 특허 출원 및 특허청구범위의 콘텍스트에서, "약한 도전성의", "서브 임계값", 및 "약한 반전" 은 균등한 용어라고 가정한다.

"커패시턴스" 이라는 용어는 기생용량, 비-기생 커패시터, 또는 이들의 조합을 설명할 수 있다. 커패시턴스는 단일 픽셀 내 또는 1 개의 픽셀과 다른 픽셀 사이, 1 개의 픽셀과 1 개의 와이어 사이, 1 개의 와이어와 다른 와이어 사이 등에서 정의될 수 있다.

도 1 은 본 발명의 일 실시형태에 따른 픽셀 (10) 을 나타낸다.

픽셀 (10) 은 광검출기 (12), 입력 트랜지스터 (14), 제 2 트랜지스터 (20), 제 3 트랜지스터 (30) 및 제 4 트랜지스터 (40) 를 포함한다. 설명의 간략화를 위해, 다른 타입의 트랜지스터 (PMOS, 비-CMOS 트랜지스터) 가 사용될 수 있다고 하더라도, 도 1 에서는 NMOS 트랜지스터를 나타낸다.

편리하게, 픽셀 (10) 은 제어 회로 (미도시) 로부터 (RESET (56), SEL (52) 및 Tx (16) 와 같은) 다양한 제어 신호를 수신한다. 또한, 이 픽셀은 또한 3 개의 도체에 연결된다. 또한, 이들 도체 중 2 개 이상은 판독 회로 (미도시) 에 연결된다.

제 1 도체 (CON1 (71) 이라고 표시함) 는 제 2 트랜지스터 (M2 (20)) 의 드레인에 연결된다. 제 1 도체는 전류 피드백 신호 (CFB (59)) 와 같은 피드백 신호를 전달할 수 있다.

(COUT (54) 와 같은) 픽셀 출력 신호는 제 3 트랜지스터 (M3 (30)) 의 드레인으로부터 제 2 도체 (CON2 (72) 이라고 표시함) 로 출력될 수 있다. 제 2 도체 (72) 는 피드백 신호 (SFB (58) 이라고 표시함) 를 픽셀에 제공하는데 사용될 수 있다.

제 3 도체 (CON3 (73) 이라고 표시함) 는 제 4 트랜지스터 (M4 (40)) 의 소스에 연결된다. 제 3 도체는 전압 피드백 신호 (VFB (50)) 와 같은 피드백 신 호를 전송할 수 있다.

입력 트랜지스터 (M1 (14)) 의 소스는 제 1 노드 (N1 (91)) 에서 광검출기 (12) 에 연결된다. 입력 트랜지스터 (M1 (14)) 의 게이트는 로우 (row) 선택 신호 (Tx (58)) 를 수신한다. 입력 트랜지스터 (M1 (14)) 의 드레인은 제 2 노드 (N2 (22)) 에 연결된다. 또한, 제 2 노드 (N2 (22)) 는 FD (Floating Diffusion) 노드 (22) 라고 지칭된다.

제 2 트랜지스터 (M2 (20)) 의 소스는 제 2 노드 (N2 (92)) 에 연결된다. 제 2 트랜지스터 (M2 (20)) 의 게이트는 리셋 신호 (RESET (56)) 를 수신한다.

제 3 트랜지스터 (M3 (30)) 의 소스는 VFB (50) 을 수신한다. 제 3 트랜지스터 (M3 (30)) 의 게이트는 제 2 노드 (N2 (92)) 에 연결된다. 제 3 트랜지스터 (M3 (30)) 의 드레인은 제 4 트랜지스터 (40) 의 소스에 연결된다. 제 4 트랜지스터 (M4 (40)) 의 소스는 제 3 트랜지스터 (M3 (30)) 의 드레인에 연결된다. 제 4 트랜지스터 (M4 (40)) 의 게이트는 컬럼 (column) 선택 신호 (SEL (52)) 를 수신한다.

입력 트랜지스터 (M1 (12)) 는 또한 단일 전송 트랜지스터 또는 전송 게이트 트랜지스터라고 지칭된다. 제 2 트랜지스터 (M2 (20)) 는 또한 리셋 트랜지스터라고 지칭된다. 제 3 트랜지스터 (M3 (30)) 는 또한 센서 트랜지스터라고 지칭된다.

픽셀 (10) 은 전류 모드에서 동작하며, 즉, 픽셀 출력 신호가 전류이다. 전압 모드 픽셀이 사용될 수 있고, 픽셀 출력 신호의 값은 전압 레벨일 수 있다.

픽셀 (10) 의 동작이 이하 설명될 것이고, 특히, 도 7 내지 도 10 의 다양한 흐름도에 관해 설명될 것이다.

픽셀 (10) 은 제 2 노드 전압 레벨에 영향을 주는 하나 이상의 커패시턴스를 이용함으로써 판독되거나 특정값 (리셋값 또는 되-기록값) 으로 설정될 수 있다. 이는, 제 2 노드 (N2 (92)) 에 신호를 직접 제공하지 않고 행해질 수 있다. 추가 또는 다른 방법으로, 광검출기에서 생성된 전하는 픽셀 출력 신호 측정 및 제 2 노드 (N2 (92)) 와 제 1 노드 (N1 (91)) 사이의 전하 분배에 영향을 줄 수 있는 다수의 커패시턴스에 응답하여 평가될 수 있다.

제 2 노드 (N2) 의 전압 (포텐샬) 은 픽셀의 출력 신호 (전압 또는 전류) 를 판독함으로써 측정될 수 있다. 픽셀의 출력 신호가 컬럼 판독 채널 (COUT (54)) 에 공급된다. 다른 방법으로, 픽셀 입력 및 출력 (VFB 및 COUT) 은 픽셀 출력 VFB 라인에 의해 공급되도록 스위칭될 수 있다. 그러나, 설명의 간략화를 위해 COUT 을 통한 측정은 명세서에서 더 상세히 나타낸다.

도 2 는 본 발명의 실시형태에 따른 다양한 커패시턴스뿐 아니라 픽셀 (10) 을 나타낸다.

이들 커패시턴스는 CIW1 (81) 및 CIW2 (82), 트랜지스터 커패시턴스 CGS4 (83), CDS4 (84), CDS3 (85), CDS1 (86) 및 광검출기 커패시턴스 CPD (87) 와 같은 와이어간 (inter-wire) 커패시턴스를 포함한다.

제 1 와이어간 커패시턴스 CIW1 (81) 는 제 1 도체 (71) 와 제 2 노드 (N2 (92)) 사이의 와이어간 커패시턴스를 나타낸다. 제 2 와이어간 커패시턴스 CIW2 (82) 는 제 3 도체 (73) 와 제 2 노드 (N2 (92)) 사이의 와이어간 커패시턴스를 나타낸다. 트랜지스터 커패시턴스 (CGS4 (83)) 는 제 4 트랜지스터 (M4 (40)) 의 게이트 소스 커패시턴스를 나타낸다. 트랜지스터 커패시턴스 (CDG4 (84)) 는 제 4 트랜지스터 (M4 (40)) 의 드레인 게이트 커패시턴스를 나타낸다. 트랜지스터 (CDS3 (85)) 는 제 3 트랜지스터 (M3 (30)) 의 드레인 소스 커패시턴스를 나타낸다. 트랜지스터 커패시턴스 (CDS1 (86)) 는 입력 트랜지스터 (M1 (14)) 의 드레인 소스 커패시턴스를 나타낸다.

다른 커패시턴스가 존재하며, 위에 언급한 모든 커패시턴스가 이하 언급될 프로세스에 실질적으로 기여하는 것은 아니다.

제 2 노드 전압 레벨은 CFB (59), VFB (50), 및 SFB (58) 과 같은 하나 이상의 피드백 신호의 값에 의해 영향을 받을 수도 있다. 하나 이상의 피드백 신호는 제 2 노드 (N2 (92)) 와 상이하지만 제 2 노드 (N2 (92)) 에 용량적으로 연결된 픽셀 노드에 제공된다. 따라서, 제 1 도체 내지 제 3 도체에 걸쳐 제공되는 신호는 용량적으로 연결함으로써 제 2 노드 전압 레벨에 영향을 줄 것이다.

또한, 제 2 노드 (N2 (92)) 의 커패시턴스, 입력 트랜지스터 (M1 (14)) 의 커패시턴스 (CSD (86)) 및 광검출기 (87) 의 커패시턴스 (CPD (87)) 는 제 1 노드 및 제 2 노드 (N1 (91) 및 N2 (92)) 사이의 전하 분배에 영향을 준다. 제 2 노드 (N2 (92)) 의 커패시턴스는 하나 이상의 상술된 커패시턴스 중 하나 이상에 응답할 수 있다. 제 2 트랜지스터 (M2 (20)) 의 비활성화는 이들 커패시턴스에 응답하여 잡은 신호가 제 1 노드와 제 2 노드 사이에 분배되게 한다.

도 3 은 본 발명의 다른 실시형태에 따라 공유 픽셀 (11) 을 나타낸다.

도 3 의 공유 픽셀 (11) 은 단일 광검출기 (12) 및 단일 입력 트랜지스터 (14) 대신에 광검출기 그룹 (12(1) 내지 12(n)) 및 입력 트랜지스터 그룹 (14(1) 내지 14(n)) 을 포함함으로써 도 1 의 픽셀 (10) 과 상이하다. 각각의 광검출기는 단일 입력 트랜지스터에 연결된다.

입력 트랜지스터 (14(1) 내지 14(n)) 의 드레인은 제 2 노드 (N2 (22)) 와 병렬적으로 연결된다. 입력 트랜지스터 (14(1) 내지 14(n)) 로부터의 입력 트랜지스터의 각각의 게이트는 로우 선택 신호 (TX1 내지 TXn) 로부터의 로우 선택신호를 수신한다. 통상적으로, 단 1 개의 입력 트랜지스터만이 소정의 순간에 활성화된다. 각각의 쌍의 입력 트랜지스터 및 광검출기는 자신의 (제 1 ) 노드를 정의한다. 입력 래지스터가 클로즈된다면 (close), 오픈 입력 트랜지스터의 제 1 노드와 제 2 노드 사이의 전하 분배에 실질적으로 영향을 주지 않는다고 가정한다.

도 4 는 본 발명의 일 실시형태에 따른, 다수의 픽셀 그룹 (11(1,1) 내지 11(K,M)) 을 포함하는 디바이스 (101) 를 나타낸다.

디바이스 (101) 는 공유 픽셀 어레이 (11(1,1) 내지 11(K,M)) 를 포함하고 다수의 컬럼 판독 회로 (100(1) 내지 100(M)) 를 차례로 포함하는 판독 회로를 포함한다. 컬럼 판독 회로는 공유 픽셀 컬럼마다 할당된다.

이는 반드시 그런 것은 아니며, (예를 들어) 판독 회로 (100) 는 컬럼마다 1 개 이상의 판독 회로를 포함할 수 있거나 1 개 이상의 단일 컬럼마다 1 개의 판독 회로를 포함할 수 있다.

디바이스 (101) 는 광검출기 어레이를 포함한다. 이 어레이는 M*K 개의 공유 픽셀 (11(1,1) 내지 11(K,M)) 에 배열되는 M 개의 컬럼 및 n*K 개의 로우를 포함한다.

m 번째 공유 픽셀 컬럼 (60(m)) 은 공유 픽셀 (11(1,m) 내지 11(K,m)) 을 포함한다. 인덱스 (m) 는 1 과 M 사이의 범위에 있다. 공유 픽셀 컬럼 (60(m)) 은 m번째 판독 회로 (100(m)) 에 연결된다.

다수의 공유 픽셀은 서로 병렬적으로 연결될 수 있다. 컬럼 판독 회로는 2 개 또는 3 개의 도체에 의해 공유 픽셀의 컬럼에 연결될 수 있다. 일반적으로, 더 적은 도체를 사용하는 것은 더 많은 빛이 광검출기에 충돌할 수 있게 하지만 다수의 공유 픽셀 컬럼 사이에 하나 이상의 도체를 공유할 것을 요구한다.

도 4 는 (도 1 의 제 1 내지 제 3 도체 (71 내지 73) 와 같은) 3 개의 도체가 각각의 공유 픽셀과 컬럼 판독 회로 사이에 연결된 구성을 나타낸다.

도 5 는 본 발명의 다른 실시형태에 따른, 2 개의 공유 픽셀 컬럼 (60(2) 및 60(3)) 과 2 개의 컬럼 판독 회로 (100(2) 및 100(3)) 를 나타낸다.

도 5 에서, 각 컬럼 판독 회로는 한 쌍의 도체에 연결된다. 이들 도체 중 하나는 2 개의 연속적으로 공유된 픽셀 컬럼에 속하는 공유 픽셀에 의해 공유된다.

제 2 컬럼 판독 회로 (100(2)) 는 도체에 의해 공유 픽셀 (60(2)) 의 제 2 컬럼의 공유 픽셀의 제 3 트랜지스터의 드레인에 연결되고, 다른 도체에 의해 공유 픽셀 (60(3)) 의 제 3 컬럼의 공유 픽셀의 제 2 트랜지스터의 드레인뿐 아니라 공유 픽셀 (60(2)) 의 제 2 컬럼의 공유 픽셀의 제 4 트랜지스터의 소스에 연결된다.

즉, 동일한 도체가 공유 픽셀 (60(2)) 의 제 2 컬럼에 속하는 공유 픽셀의 전압 피드백 신호 (VFB (50)) 를 전송하고 공유 픽셀 (60(3)) 의 제 3 컬럼에 속하는 공유 픽셀의 전류 피드백 신호 (CFB (59)) 를 전송하는데 사용된다.

디바이스 (101 및 102) 는 1 개 이상의 제어기를 포함할 수 있으며, 적어도 제어기의 일부는 판독 회로와 함께 통합될 수 있다. 하나 이상의 제어기는 RESET (56), Tx (58), 및 SEL (52) 와 같은 다양한 제어 신호를 전송한다.

도 6a 는 본 발명의 일 실시형태에 따른 제 2 컬럼 판독 회로 (100(2)) 를 나타낸다.

도 6 은 도 5 의 이중 도체 구성과 유사한 구성을 나타낸다.

제 2 컬럼 판독 회로 (100(2)) 는 입력 단계 (110(2)), 제 1 멀티플렉서 (120(2)), 제 2 멀티플렉서 (130(2)), 리셋 회로 (140(2)), PD (photo-detector; 광검출기) 전하 전송 회로 (150(2)), 판독 회로 (160(2)), KTC 잡음 측정 회로 (170(2)) 및 샘플 및 홀드 회로 (180(2)) 를 포함한다.

입력 단계 (110(2)) 는 제 1 멀티플렉서 (120(2)) 의 입력에 연결된다. 제 1 멀티플렉서 (120(2)) 의 상이한 출력은 리셋 회로 (140(2)), 광검출기 (PD) 전하 전송 회로 (150(2)), 판독 회로 (160(2)), KTC 잡음 측정 회로 (156(2)) 및 샘플 및 홀드 회로 (180(2)) 에 연결된다. 샘플 및 홀드 회로 (180(2)) 의 출력은 제 3 컬럼 판독 회로 (100(3)) 의 제 2 멀티플렉서 (130(3)) 의 입력에 연결 된다.

제 2 컬럼 판독 회로 (100(2)) 는 판독 회로 (100) 외부의 회로에 연결된 3 개의 노드 즉, 100(2,1), 100(2,2), 및 100(2,3) 를 포함한다. 제 2 컬럼 판독 회로 (100(2)) 는 또한 제 1 컬럼 판독 회로 (100(1)) 및 제 3 컬럼 판독 회로 (100(3)) 에 연결된다.

제 1 노드 (100(2,1)) 는 픽셀 출력 신호 (COUT) 를 전송할 수도 있고 SFB 와 같은 피드백 신호 또한 전송할 수 있는 (제 2 도체 (72) 와 같은) 제 2 도체에 연결된다.

제 2 노드 (100(2,2)) 는 제 2 공유 픽셀 컬럼 (60(2)) 의 공유 픽셀에 VFB 와 같은 피드백 신호를 전송할 수도 있고 제 3 공유 픽셀 컬럼 (60(3)) 에 속하는 공유 픽셀에 CFB 와 같은 피드백 신호를 전송할 수도 있는 (제 3 도체 (72) 와 같은) 제 3 도체에 연결된다.

KTC 잡음 측정 회로 (170(2)) 의 출력은 입력 단계 (110(2)) 의 입력에 연결된다. 추가 또는 다른 방법으로, KTC 잡음 측정 회로 (170(2)) 의 출력 신호는 입력 단계 (110(2)) 의 출력 신호에 추가될 수 있고 합해진 신호는 멀티플렉서 (120(2)) 의 입력에 제공된다.

리셋 회로 (140(2)) 의 출력은 제 1 컬럼 판독 회로 (100(1)) 의 제 2 멀티플렉서 (130(1)) 의 입력에 연결된다. PD 의 출력 전하 전송 회로 (150(2)) 는 제 2 멀티플렉서 (130(2)) 의 입력에 연결된다.

회로 (120(2) 내지 170(2)) 뿐 아니라 입력 단계 (110(2)) 는 타이밍 및 제 어 신호를 수신할 수 있다. 이들 타이밍 및 제어 신호는 설명의 간략화를 위해 나타내지 않았다. 타이밍 및 제어 신호의 소스는 제어기 (180(2)) 에 의해 표현된다.

제 2 멀티플렉서 (130(2)) 의 상이한 입력은 접지, 기준 전압 (Vref), PD 전하 전송 회로 (150(2)) 의 출력 및 제 3 컬럼 판독 회로 (100(3)) 의 리셋 회로 (140(3)) 의 출력에 연결된다. Vref 는 하이일 수 있다 (공급 전압과 실질적으로 동등함).

또한, 도 6a 는 입력 단계 (110(2)), 리셋 회로 (140(2)) 및 PD 전하 전송 회로 (150(2)) 의 예시적인 구성을 나타낸다.

입력 단계 (110(2)) 는 제 1 노드 (110(2,1)) 를 통해, 공유 픽셀 (60(2)) 의 제 2 컬럼의 활성화된 공유 픽셀로부터 픽셀 출력 신호 (COUT) 를 수신할 수 있다.

입력 단계 (110(2)) 는 버퍼로서 동작하며, 낮은 임피던스 입력을 제공한다. 입력 트랜지스터 (MI (114(2)) 및 2 개의 전류원 (112(2) 및 116(2)) 을 포함한다. 입력 트랜지스터 (MI (114(2)) 의 게이트는 기준 전압 (Vref) 에 연결된다. 입력 트랜지스터 (MI (114(2)) 의 드레인은 전류원 (116(2)) 에 연결된다. 입력 트랜지스터 (MI (114(2)) 의 소스는 제 1 노드 (110(2,1)) 및 다른 전류원 (112(2)) 에 연결된다.

제 1 멀티플렉서 (120(2)) 의 입력은 입력 단계 (110(2)) 의 출력 노드 (118(2)) 에 연결된다. 또한, 출력 노드 (118(2)) 는 전류원 (116(2)) 및 트랜 지스터 (MI (114(2)) 의 드레인에 연결된다. 입력 단계 (110(2)) 는 바이패스될 (bypassed) 수 있다.

리셋 회로 (140(2)) 는 빠른 세틀링 (settling) (빠른 기록 프로세스) 을 위해 낮은 임피던스 출력을 제공한다. 이러한 리셋 회로는 빠른 리셋 프로세스가 요구되지 않는다면, 생략될 수 있다.

리셋 회로 (140(2)) 는 트랜지스터 MR (144(2)) 및 전류원 (142(2)) 을 포함한다. 트랜지스터 (MR (144(2)) 의 게이트는 제 1 멀티플렉서 (140(2)) 의 출력에 연결된다. 트랜지스터 (MR (144(2)) 의 드레인은 (리셋 회로 (140(2)) 의 출력 노드 (146(2) 에서) 공급 전압에 연결된다. 트랜지스터 (MR (144(2))) 의 소스는 전류원 (142(2)) 에 연결된다.

PD 전하 전송 회로 (150(2)) 는 픽셀 출력 신호를 표현하는 신호를 샘플링하고, 샘플링된 신호를 저장하고 그 다음, (적절한 타이밍에) VFB (50) 와 같은 전압 피드백 신호를 출력할 수 있다. 편리하게, 연속적인 방법으로 연결된, 증폭기 (152(2)), 샘플 및 홀드 회로 (154(2)), 및 출력 버퍼 (156(2)) 를 포함한다.

판독 회로 (160(2)) 는 하나 이상의 샘플 및 홀드 회로를 포함할 수 있다. 픽셀 출력 신호를 나타내는 신호를 샘플링하고 제 2 컬럼 판독 회로 (100(2)) 의 노드 (100(2,4)) 를 통해 전송된 출력 신호 (판독 출력 (162(2)) 라고 또한 지칭함) 를 생성할 수 있다.

PD 전하 전송 회로 (150(2)) 의 극성은 픽셀로 전송한 피드백 신호의 타입에 따라 다를 수 있다. 예를 들어, 피드백 신호가 전압 신호라면, 비-반전 단계로 설계되고 피드백 신호가 전류 신호라면, 반전 단계로서 설계되어야 한다. 피드백 신호가 CON1 (71) 을 통해 제공되지 않는다면 피드백 신호는 출력 (100(2,1)) 및/또는 100(2,1) 을 통해 제공될 수 있다.

도 6b 는 본 발명의 실시형태에 따른 제 2 컬럼 판독 회로 (100'(2)) 를 나타낸다. 도 6b 는 도 4 의 삼중 도체 구성과 유사한 구성을 나타낸다.

편리하게, 제 2 컬럼 판독 회로 (100'(2)) 는 다수의 피드백 사이클을 제어하는 (도 6a 의 리셋 회로 (140(2)) 대신에) 초기 기록 회로 (192(2)) 를 포함한다. 초기 기록 회로 (192(2)) 는 (제 2 컬럼 판독 회로 (100'(2)) 의 제 2 멀티플렉서 (120(2)) 와 제 1 컬럼 판독 회로의 제 1 멀티플렉서 (139(1)) 사이에 연결된다.

회로 (120(2) 내지 170(2)) 의 기능은 도 7 내지 도 10 을 참조하여 이하 더 설명될 것이다.

도 7 내지 도 10 은 픽셀을 판독하고 픽셀에 기록하는 다양한 방법을 나타낸다. 이들 방법은 픽셀 (10) 또는 공유 픽셀 (11) 과 같은 픽셀에 편리하게 적용된다.

이하 언급될 다양한 방법에서, 다수의 단계는 제어 기준이 이행될 때까지 반복될 수 있다. 제어 기준은 할당된 반복 횟수, 반복 주기, 단계의 시퀀스의 컨버전스 (covergence) 또는 이들의 조합을 정의할 수 있다. 제어 기준이 완료되지 않는다면 (예를 들어, 단계의 시퀀스가 소정의 주기 동안에 컨버전스되지 않음), 이 방법은 해당 픽셀을 에러 픽셀로 정의하고, 픽셀 정보는 (예를 들어, 보간을 사용함으로써) 주변 픽셀에 기초하여 계산될 수 있다.

이하 언급될 다양한 방법에서, 커패시터 사이의 비율 (또는 관계) 이 언급된다. 본 발명의 일 실시형태에 의하면, 이 방법은 비율, 즉, 분수 또는 비율에 응답할 수 있고, 그 비율에 의존하고 그 비율과는 상이한 결과에 컨버전스하려고 한다.

도 7 은 본 발명의 일 실시형태에 따른 픽셀을 판독하는 방법 (300) 을 나타낸다.

방법 (300) 은 광검출기를 빛에 노출시키는 단계 310 에 의해 시작한다. 이 단계는 통합 단계라고 지칭한다. 통상적으로, 특정 픽셀이 통합 모드에서 동작하는 동안에, 다른 픽셀은 판독 또는 기록 모드에서 활성화된다. 기록 모드는 픽셀을 리셋하는 단계 또는 하나의 픽셀에서 다른 픽셀로 되기록을 수행하는 단계를 포함한다.

단계 32O 은 광검출기와 제 2 노드 사이에 연결된 입력 트랜지스터를 비활성으로 유지하면서 제 2 노드에 연결된 제 2 트랜지스터를 활성화하는 단계 330 을 수반한다.

단계 330 은 (제 2 트랜지스터를 비-도전성 모드에 놓음으로써) 제 2 트랜지스터를 비활성화하는 단계 340 을 수반한다.

단계 340 은 제 2 노드와 픽셀 노드를 용량적으로 연결하는 하나 이상의 커패시턴스를 통해 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터의 비활성화하는 단계로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계 350 을 수반 한다.

(제 1 도체 내지 제 3 도체 (71 내지 73) 과 같은) 3 개의 도체가 각각의 공유 픽셀을 컬럼 판독 회로에 연결한다고 가정하면, 피드백 신호는 COUT 을 전송하는 동일한 도체에 걸쳐 전송되는 피드백 신호, VFB 또는 CFB 일 수 있다. 편리하게, 이러한 피드백 신호는 PD 전하 전송 회로 (150(2)) 로부터 제공될 수 있다.

도 6 에 개시된 예시를 참조하고 제 2 컬럼의 픽셀이 기록된다고 가정하면, 제 2 멀티플렉서 (130(2)) 는 노드 (100(2,2)) 에 걸쳐 VFB 신호를 제공한다.

편리하게, 보상하는 단계 350 은 트랜지스터 커패시턴스를 통해 제 2 노드에 용량적으로 연결된 픽셀 노드에 피드백 신호를 제공하는 단계를 포함한다. 도 1 에 개시된 실시예를 참조하면, 이러한 피드백 신호는 제 1 도체 (71) 를 통해 전송되는 피드백 신호와 VFB (50) 중 하나일 수 있다.

편리하게, 보상하는 단계 350 은 트랜지스터 커패시턴스를 통해 제 2 노드에 용량적으로 연결된 2 개의 픽셀 노드에 2 개의 피드백 신호를 제공하는 단계를 포함한다. 도 1 에 개시된 실시예를 참조하면, 이들 2 개의 피드백 신호는 제 1 도체 (71) 를 통해 전송되는 피드백 신호와 VFB (50) 일 수 있다.

편리하게, 보상하는 단계 350 은 도체간 (inter-conductor) 커패시턴스를 통 해 제 2 노드에 용량적으로 연결된 픽셀 노드에 1 개 이상의 피드백 신호를 제공하는 단계를 포함한다. 도 1 에 개시된 예시를 참조하면, 이러한 피드백 신호는 CFB (60) 일 수 있다.

단계 350 는 입력 트랜지스터를 활성화하고 픽셀 출력 신호를 측정하는 단계 360 를 수반한다.

도 8 은 본 발명의 일 실시형태에 따른 픽셀을 판독하는 방법 (400) 이다.

방법 (400) 은 광검출기를 빛에 노출시키는 단계 410 에 의해 시작한다. 이 단계는 통합 단계라고 지칭된다. 통상적으로, 특정 픽셀이 통합 모드에서 동작하는 동안에, 다른 픽셀은 판독 또는 기록 모드에서 활성화된다. 픽셀을 리셋하는 단계 또는 하나의 픽셀로부터 다른 픽셀로 되기록을 수행하는 단계를 포함할 수 있다.

단계 410 은 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고, 제 2 노드와 광검출기 사이에 연결된 입력 트랜지스터를 비활성으로 유지하며, 픽셀 출력 신호의 제 1 측정을 수행하는 단계 420 에 의해 수반된다. 도 6 에 개시된 예시를 참조하면, KTC 잡음 측정 회로 (170(2)) 에 의해 측정될 수 있다.

단계 420 은 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하는 단계 430 을 수반한다. 도 6 에 개시된 예시를 참조하면, KTC 잡음 측정 회로 (170(2)) 에 의해 측정될 수 있다.

단계 430 은 입력 트랜지스터와 광검출기 사이에 정의된 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 제 1 측정의 결 과와 제 2 측정의 결과 사이의 차이에 응답하여 제 2 트랜지스터를 비활성화하는 단계로부터 발생하는 제 2 노드 전압 변화를 평가하는 단계 440 을 수반한다.

단계 440 은 입력 트랜지스터를 활성화하고 픽셀 출력 신호의 제 3 측정을 수행하는 단계 450 을 수반한다.

단계 450 은 제 3 측정의 결과 및 평가된 제 2 노드 전압 변화에 응답하여 광검출기에 의해 생성된 신호를 계산하는 단계 460 을 수반한다.

편리하게, 평가하는 단계 440 은 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값 및 제 2 노드 커패시턴스의 값에 응답하여 제 2 노드 전압 변화를 평가하는 단계를 포함한다.

편리하게, 평가하는 단계 440 은 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이 및 제 2 노드 커패시턴스의 값 사이의 비율에 응답하여 제 2 노드 전압 변화를 평가하는 단계를 포함한다.

도 9 는 본 발명의 일 실시형태에 따른 픽셀을 기록하는 방법 (500) 을 나타낸다.

방법 (500) 은 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고 광검출기에 연결된 제 1 노드와 제 2 노드 사이에 연결된 입력 트랜지스터를 활성화하는 단계 510 에 의해 시작된다. 단계 510 은 픽셀의 제 2 노드 및 제 1 노드를 리셋하는 (또는 다른 초기 값을 기록하는) 단계를 포함한다.

단계 510 은 제 2 트랜지스터를 비활성화하는 단계 520 을 수반한다.

단계 520 은 픽셀 노드를 제 2 노드에 용량적으로 연결한 1 개 이상의 커패시턴스를 통해 피드백 신호를 픽셀 노드에 제공함으로써 제 2 트랜지스터를 비활성화하는 단계로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계 530 을 수반한다.

단계 530 은 KTC 잡음 신호와 같은 잡음 신호를 보상하는 단계를 포함한다.

단계 530 은 제 1 노드를 하이 전압 레벨로 충전함으로써 (charging) 종료될 수 있다. 이는 제 1 노드를 방전함으로써 광검출기 전하 전송 (단계 550) 을 수행할 수 있게 한다. 통상적으로, 방전 동작은 구현이 보다 더 용이하다. 이러한 변화는 제 2 멀티플렉서 (130(2)) 를 통해 하이 기준 전압 (Vref) 을 제공하는 단계를 포함할 수 있다.

단계 530 는 제어 기준이 이행될 때까지 반복되는 단계들의 시퀀스를 수반한다.

단계들의 시퀀스는 입력 트랜지스터를 비활성화하고 픽셀 출력 신호를 측정하는 단계 540 에 의해 시작된다. 이러한 측정은 제 2 노드 전압 레벨의 표시를 제공한다.

단계 540 은 피드백 전류를 생성하는 단계 545 를 수반한다. 피드백 전류는 측정의 결과에 응답한다.

편리하게, 단계 545 는 픽셀 출력 전류와 목표 픽셀 출력 전류 사이의 차이에 응답하는 이득 팩터 만큼 픽셀 출력 전류를 증폭함으로써 피드백 전류를 생성하는 단계를 포함한다.

단계 545 는 입력 트랜지스터를 동작시키고 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 단계 550 를 수반한다. 이 단계는 제 1 노드와 제 2 노드 사이에서 전하를 전송하는 단계를 포함한다.

일단, 단계 550 이 종료되는 경우에, 제어 기준의 이행이 평가된다. 이는 제어 기준이 이행되지 않는다면, 반복을 표시하는 단계 550 내지 540 까지의 화살표에 의해 표시된다.

편리하게, 단계 540 는 픽셀 출력 전류를 측정하는 단계를 포함하고 제어 기준은 픽셀 출력 전류와 목표 픽셀 출력 전류 사이의 관계를 표현한다.

본 발명의 일 실시형태에 따라, (제어 기준이 이행될 때까지의) 단계 550 의 다수의 반복은 강한 도전성 모드에서 (단계 550 의 1 회 이상의 반복 동안에) 입력 트랜지스터를 동작시킴으로써 시작할 수 있다. 이들 1 회 이상의 반복은 약한 도전성 모드에서 (단계 550 의 1 회 이상의 반복 동안에) 입력 트랜지스터를 동작시키는 단계를 수반한다. 단계 550 의 1 회 이상의 약한 도전성 모드 반복을 수반하는 1 회 이상의 강한 도전성 모드 반복의 조합은 방법 (500) 의 속도를 빠르게 할 수 있다.

단계 550 의 1 회 이상의 반복 동안에 광검출기는 제 2 노드 (92) 상의 목표 전압보다 더 높은 전압 레벨로 충전된다. 예를 들어, 잡음 변동의 차수에 대해 제 2 노드 (92) 상의 목표 전압과 세틀링된 전압 사이의 차이는 작을 수 있다.

편리하게, 단계 545 는 광검출기와 입력 트랜지스터 사이에 정의된 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스에 응답하여 피 드백 신호를 생성하는 단계를 포함한다. 이들 커패시턴스는 제 1 노드 커패시턴스 및 제 2 노드 커패시턴스에 대한 입력 트랜지스터 커패시턴스를 포함할 수 있다. 편리하게, 피드백 전류는 제 2 노드 커패시턴스와 입력 트랜지스터 커패시턴스와 제 1 노드 커패시턴스의 합계 사이 및 제 2 노드 커패시턴스 사이의 비율에 응답한다.

방법 (500) 은 픽셀을 리셋하고 (리셋 값을 픽셀에 기록함) 다른 픽셀의 상태를 나타내는 값을 저장하기 위해 (되기록함) 적용될 수 있다. 따라서, 제어 기준은 일단 픽셀이 리셋되거나 그 픽셀이 되기록 값을 저장한다면 이행될 수 있다.

본 발명의 일 실시형태에 따라, 단계 520 는 제 1 노드 전압을 하이 레벨로 설정하는 옵션 단계 515 에 의해 진행된다. 이 경우에, 단계 500 는 제 1 노드 전압 레벨을 낮추는 단계를 포함할 것이다.

도 10 은 본 발명의 일 실시형태에 따른 픽셀을 기록하는 방법 (600) 을 나타낸다.

방법 (600) 은 제 2 노드에 연결된 제 2 트랜지스터를 활성화하고, 광검출기에 연결된 제 1 노드와 제 2 노드 사이에 연결된 입력 트랜지스터를 활성화하며, 픽셀 출력 신호의 제 1 측정을 수행하는 단계 610 에 의해 시작된다. 단계 610 은 픽셀의 제 1 노드와 제 2 노드를 리셋하는 단계 (또는 다른 초기값을 기록하는 단계) 를 포함한다.

단계 610 은 KTC 잡음 측정 회로에 의해 픽셀 출력 신호를 측정하는 단계를 포함할 수 있다.

단계 610 은 제 2 트랜지스터를 비활성화하고 픽셀 출력 신호의 제 2 측정을 수행하는 단계 620 을 수반한다. 단계 620 은 KTC 잡음 측정 회로에 의해 픽셀 출력 신호를 측정하는 단계를 포함할 수 있다.

단계 620 은 입력 트랜지스터를 비활성화하고 픽셀 출력 신호의 새로운 측정을 수행하는 단계 630 을 수반한다. 단계 630 은 제 1 노드를 하이 전압 레벨로 충전함으로써 종료될 수 있다. 이는 제 1 노드를 방전함으로써 광검출기 전하 전송 (단계 540) 을 수행하게 할 수 있다. 통상적으로, 방전 동작은 구현이 보다 더 용이하다.

단계 630 은 KTC 잡음 측정 회로에 의해 픽셀 출력 신호를 측정하는 단계를 포함할 수 있다.

편리하게, 단계 630 는 (제 1 멀티플렉서 (120(2)) 를 통해) 입력 단계를 PD 전하 전송 회로 (150(2)) 에 연결하고 입력 단계 (110(2)) 로부터 출력된 신호를 샘플링하는 단계를 포함한다.

단계 630 은 입력 트랜지스터를 동작시키고 픽셀 출력 신호의 새로운 측정의 결과에 응답하는 피드백 신호를 픽셀로 제공하는 단계 640 를 수반한다.

이전 도면에 개시된 예시를 참조하면, 피드백 신호는 PD 전하 전송 회로 (150(2)) 에 의해 출력되어 제 2 멀티플렉서 (130(2)) 를 통해 제 4 트랜지스터 (40) 로 전송될 수 있다. 단계 640 동안에 PD 전하 전송 회로 (150(2)) 는 입력 멀티플렉서 (120(2)) 로부터 접속해제된다.

본 발명의 일 실시형태에 따라, (제어 기준이 이행될 때까지) 단계 640 의 수회의 반복은 강한 도전성 모드에서 (단계 640 의 1 회 이상의 반복 동안에) 입력 트랜지스터를 동작시킴으로써 시작될 수 있다. 이러한 1 회 이상의 반복은 약한 도전성 모드에서 (단계 640 의 1 회 이상의 반복 동안에) 입력 트랜지스터를 동작시키는 단계를 수반한다. 단계 640 의 1 회 이상 약한 도전성 모드 반복을 수반하는 1 회 이상의 강한 도전성 모드 반복의 조합은 방법 (600) 의 속도를 빠르게 할 수 있다.

단계 640 은 픽셀 출력 신호의 다수의 측정의 결과 및 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값에 응답하여 제어 기준이 이행되는지 여부를 판정하는 단계 650 을 수반한다. 제어 기준이 이행된다면, 방법 (600) 은 종료되지만, 그렇지 않다면 단계 650 은 단계 630 을 수반한다.

일단 입력 트랜지스터가 약한 컨버젼에서 동작하면, 극성을 실질적으로 제공하는 반면에, 강한 컨버젼에서 동작하는 경우에, 극성이 판독 회로에 의해 제공되어야 한다.

단계 650 은 픽셀의 제 2 노드에 나타나는 (KTC 잡음과 같은) 잡음을 평가하는 단계를 포함한다.

편리하게, 단계 650 의 판정은 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값 및 제 2 노드의 커패시턴스의 값에 응답한다. 편리하게, 그 판정은 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이 및 제 2 노드 커패시턴스의 값 사이의 비율에 응 답한다.

편리하게, 그 판정은 픽셀 출력 신호 목표값 사이 및 (ⅰ) 픽셀 출력 값의 연속적인 측정의 결과 사이의 차이 및 (ⅱ) 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이 및 제 2 노드 커패시턴스의 값 사이의 비율의 곱 사이의 차이에 응답한다.

본 발명은 광학 센서 이외의 센서, 즉, 예를 들어, 전기장에 민감한 이미지 센서, 생체 인식 입력 센서, 또는 화학 센서에 적용될 수 있다.

본 발명은 전압, 전류 또는 전하의 형태의 신호를 출력하는 셀의 1 차원 또는 다-차원 어레이로부터 저잡음 판독을 요구하는 애플리케이션에 적용될 수 있다. 출력 신호는 연속적인 아날로그 형태이거나 이산 1-레벨 또는 다중-레벨 값으로 표현하는 정량화된 형태일 수 있다.

본 발명은 수회의 반복 판독-기록 사이클을 요구하는 애플리케이션에 적용될 수 있으며, 아날로그의 연속적이거나 양자화된 신호의 매우 정확한 저잡음 샘플링을 요구하는 애플리케이션에서, 또는 아날로그의 연속적이거나 양자화된 신호를 샘플링하는 다목적의 스위칭 커패시터 회로에서, 본 발명을 사용함으로써 축적된 잡음을 크게 감소시킬 수 있다.

픽셀이 리셋 단계에서, 판독 단계, 및 통합 단계 모드에서 동작할 수 있다고 할지라도 이것이 반드시 필요한 것은 아니다. 픽셀은 빠른 코오스 (coarse) 및 느린 정밀한 리셋 단계와 같은 상이한 다른 단계, 이득 캘리브래이션 단계, 오프셋 캘리브래이션 단계, 다양한 이중 또는 삼중 상관 샘플링 단계 등에서 동작할 수 있 다.

본 발명의 일 실시형태에 의하면, 단지 2 개의 라인이 피드백 신호를 제공하고 픽셀로부터의 정보를 판독하는데 사용된다. 예를 들어, CON1 (71) 과 같은 커넥터는 피드백 신호를 제공하는데 사용되지 않으며 CON2 (72) 및/또는 CON3 (73) 이 사용된다. 따라서, CON1 (71) 을 통해 피드백 신호를 제공하는 것 대신에, 피드백 신호는 다음의 단계, 즉, 강한 반전에 제 2 트랜지스터를 위치시킴으로써 편리하게 제 2 트랜지스터를 접속해제하는 단계, (CON2 (72) 또는 CON3 (73) 를 통해) 제 2 노드 (N2 (92)) 의 상태를 평가하는 단계, 그 상태의 관점에서 피드백 신호를 제공하는 단계에 의해 제공될 수 있다. 이들 단계는 제 2 노드가 원하는 상태에 있을 때까지 반복될 수 있다. 전술한 몇몇 도면을 참조하면, 이들 단계는 도 7 의 단계 340 또는 도 9 의 단계 540 을 대체한다. 이 방식을 적용하는 경우에, M2 (20) 의 소스는 CON2 (72) 또는 CON3 (73) 에 연결되고 CON1 (71) 에는 연결되지 않을 수 있다. PD 전하 전송 회로 (150(2)) 의 출력은 (제 2 멀티플렉서 130(2) 를 통해 CON1 에 연결되지 않고) CON2 또는 CON3 에 연결될 수 있다.

본 발명의 다른 실시형태에 따른 픽셀을 판독하는 프로세스는 제 2 노드의 전압 레벨을 특정 목표값으로 설정하려고 시도하는 단계를 포함한다. 예를 들어, 목표값은 광검출기를 빛에 노출시키기 전에 그 전압값을 반영할 수 있다. 또한, 목표값은 제 1 트랜지스터 전하 주입 레벨에 응답할 수 있다.

도 11 및 도 12 에 또한 나타낸 바와 같이, 이러한 시도들은 반복적인 방법으로 실행될 수 있다. 이들 반복은 특정 제어 기준이 이행될 때까지 계속될 수 있다. 특정 제어 기준은 반복의 횟수, 목표값과 달성된 값 사이의 관계 등에 관한 것일 수 있다.

도 10 은 본 발명의 다른 실시형태에 따른 픽셀에 기록하는 방법 (300') 의 흐름도이다.

방법 (300') 은 단계 312 내지 단계 316 을 포함함으로써 도 7 의 방법 (300) 과 상이하다. 단계 312 는 단계 310 에 의해 진행되고 단계 316 은 단계 320 를 수반한다.

단계 312 는 제 2 트랜지스터를 비활성으로 유지하는 단계 및 픽셀 출력 신호를 측정하는 단계를 포함한다. 픽셀 출력 신호는 제 2 노드의 전압 레벨을 반영할 수 있다.

단계 312 는 제 2 트랜지스터를 활성화하고 그 제 2 트랜지스터에 피드백 신호를 제공하는 단계 314 를 수반한다. 피드백 신호는 제 2 노드 전압의 목표값에 응답한다.

단계 314 는 제 2 트랜지스터를 비활성으로 유지하고, 픽셀 출력 신호를 측정하며, 특정 제어 기준이 이행되었는지 여부를 판정하는 단계 316 을 수반한다. 특정 제어 기준이 이행된다면, 단계 312 는 단계 320 을 수반하고, 그렇지 않다면, 단계 312 를 수반한다.

도 12 는 본 발명의 다른 실시형태에 따라 픽셀을 판독하는 방법 (400) 의 흐름도이다.

방법 (400') 은 단계 412 내지 단계 416 을 포함함으로써 도 8 의 방법 (400) 과 상이하다. 픽셀 출력 신호는 제 2 노드의 전압 레벨을 반영할 수 있다.

단계 412 는 제 2 트랜지스터를 비활성으로 유지하고 픽셀 출력 신호를 측정하는 단계를 포함한다. 이 픽셀 출력 신호는 제 2 노드의 전압 레벨을 반영할 수 있다.

단계 412 는 제 2 트랜지스터를 활성화하고 제 2 트랜지스터에 피드백 신호를 제공하는 단계 414 를 수반한다. 피드백 신호는 제 2 노드 전압의 목표값에 응답한다.

단계 414 는 제 2 트랜지스터를 비활성으로 유지하고, 픽셀 출력 신호를 측정하며, 특정 제어 기준이 이행되었는지 여부를 판정하는 단계 416 를 수반한다. 특정 제어 기준이 이행된다면, 단계 412 가 단계 420 을 수반하고, 그렇지 않으면 단계 412 를 수반한다.

본 발명의 다른 실시형태에 따른 픽셀에 기록하는 프로세스는 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하는 단계를 포함한다. 예를 들어, 목표값은 이전 기록 사이클의 마지막에서의 전압 레벨 값을 반영할 수 있다. 통상적으로, 이전 기록 사이클은 판독 사이클을 수반한다. 또한, 목표값은 이들 기록 사이클 사이의 (접지 변화와 같은) 다양한 변화에 응답할 수 있다.

도 13 및 도 14 에 또한 나타낸 바와 같이, 이들 시도는 반복적인 방법으로 실행될 수 있다. 이 반복은 특정 제어 기준이 이행될 때까지 계속될 수 있다. 특정 제어 기준은 반복 횟수, 목표값과 달성된 값 사이의 관계 등에 관한 것일 수 있다.

도 13 은 본 발명의 다른 실시형태에 따른 픽셀을 판독하는 방법 (500') 의 흐름도이다.

방법 (500') 은 단계 510 내지 520 대신에 단계 512 내지 516 을 포함함으로써 방법 (500) 과 상이하다.

단계 512 는 제 1 트랜지스터와 제 2 트랜지스터를 비활성으로 유지하고 픽셀 출력 신호를 측정하는 단계를 포함한다. 이러한 픽셀 출력 신호는 제 2 노드의 전압 레벨을 반영할 수 있다.

단계 512 는 제 2 트랜지스터를 활성화하고 제 2 트랜지스터에 피드백 신호를 제공하는 단계 514 를 포함한다. 피드백 신호는 제 2 노드 전압의 목표값에 응답한다. 제 1 트랜지스터는 임의의 상태로 유지될 수 있다.

단계 514 는 제 2 트랜지스터를 비활성으로 유지하고, 픽셀 출력 신호를 측정하고, 특정 제어 기준이 이행되었는지 여부를 판정하는 단계 516 을 수반한다. 특정 제어 기준이 이행되면, 단계 516 은 단계 530 을 수반하고, 그렇지 않으면 단계 512 를 수반한다. 제 1 트랜지스터는 임의의 상태로 유지될 수 있다.

도 14 는 본 발명의 일 실시형태에 따른 픽셀을 판독하는 방법 (600') 의 흐름도이다.

방법 (600') 은 단계 610 내지 620 대신에 단계 612 내지 616 을 포함함으로써 도 10 의 방법 (600) 과는 상이하다.

단계 612 는 제 1 트랜지스터와 제 2 트랜지스터를 비활성으로 유지하고, 픽 셀 출력 신호를 측정하는 단계를 포함한다. 이러한 픽셀 출력 신호는 제 2 노드의 전압 레벨을 반영할 수 있다.

단계 612 는 제 2 트랜지스터를 활성화하고 제 2 트랜지스터에 피드백 신호를 제공하는 단계 614 를 수반한다. 피드백 신호는 제 2 노드 전압의 목표값에 응답한다. 제 1 트랜지스터는 임의의 상태로 유지될 수 있다.

단계 614 는 제 2 트랜지스터를 비활성으로 유지하고, 픽셀 출력 신호를 측정하며, 특정 기준이 이행되었는지 여부를 판정하는 단계 616 을 수반한다. 특정 제어 기준이 이행된다면, 단계 616 은 단계 630 을 수반하고, 그렇지 않으면, 단계 612 를 수반한다. 제 1 트랜지스터는 임의의 상태로 유지될 수 있다.

본 발명의 다른 실시형태에 의하면, 픽셀을 판독하는 프로세스는 제 2 노드의 전압 레벨을 특정 목표값으로 설정하려고 시도하는 단계를 포함한다. 예를 들어, 목표값은 광검출기를 빛에 노출시키기 전에 전압 레벨값을 반영할 수 있다. 또한, 목표값은 제 1 트랜지스터 전하 주입 레벨에 응답할 수 있다.

도 11 및 12 에 더 나타낸 바와 같이, 이들 시도는 반복적인 방법으로 실행될 수 있다. 이 반복은 특정 제어 기준이 이행될 때까지 계속될 수 있다. 특정 제어 기준은 반복 횟수, 목표값과 달성된 값 사이의 관계 등에 관한 것일 수 있다.

여기에서 설명된 것의 변화, 변형 및 다른 구현은 본 발명의 사상 및 범위에서 벗어나지 않고 당업자에게 발생할 것이다. 따라서, 본 발명은 진행되는 예시적인 설명이 아닌 다음의 특허청구범위의 사상 및 범위에 의해 정의되어야 한다.

본 발명의 다른 실시형태에 의하면, 픽셀을 판독하는 프로세스는 제 2 노드의 전압 레벨을 특정 목표값으로 설정하려고 시도하는 단계를 포함한다. 예를 들어, 목표값은 광검출기를 빛에 노출시키기 전에 그 전압 레벨 값을 반영할 수 있다. 또한, 목표값은 제 1 트랜지스터 전하 주입 레벨에 응답할 수 있다.

도 1 은 본 발명의 다양한 실시형태에 따른 픽셀을 나타낸다.

도 2 는 본 발명의 일 실시형태에 따른 다양한 커패시턴스 뿐 아니라 픽셀을 나타낸다.

도 3 은 본 발명의 다른 실시형태에 따른 공유 픽셀을 나타낸다.

도 4 는 본 발명의 일 실시형태에 따른 다수의 그룹의 픽셀을 포함하는 디바이스의 일부를 나타낸다.

도 5 는 본 발명의 다른 실시형태에 따른, 2 개의 공유 픽셀 컬럼 및 2 개의 컬럼 판독 회로를 나타낸다.

도 6a 내지 6b 는 본 발명의 다양한 실시형태에 따른 2 개의 컬럼 판독 회로를 나타낸다.

도 7 은 본 발명의 일 실시형태에 따른 픽셀을 판독하는 방법의 흐름도이다.

도 8 은 본 발명의 일 실시형태에 따른 픽셀을 판독하는 방법의 흐름도이다.

도 9 는 본 발명의 일 실시형태에 따른 픽셀을 기록하는 방법의 흐름도이다.

도 10 은 본 발명의 다른 실시형태에 따른 픽셀을 기록하는 방법의 흐름도이다.

도 11 은 본 발명의 다른 실시형태에 따른 픽셀을 판독하는 방법의 흐름도이다.

도 12 는 본 발명의 다른 실시형태에 따른 픽셀을 판독하는 방법의 흐름도이다.

도 13 은 본 발명의 다른 실시형태에 따른 픽셀을 기록하는 방법의 흐름도이다.

도 14 는 본 발명의 다른 실시형태에 따른 픽셀을 기록하는 방법의 흐름도이다.

Claims

입력 트랜지스터를 비활성으로 유지하면서, 제 2 노드에 커플링된 제 2 트랜지스터를 활성화하는 단계로서, 제 1 트랜지스터가 광검출기와 제 2 노드 사이에 커플링된, 상기 제 2 트랜지스터를 활성화하는 단계;

상기 제 2 트랜지스터를 비활성화하는 단계;

픽셀 노드를 상기 제 2 노드에 용량적으로 커플링한 1 개 이상의 커패시턴스를 통해 피드백 신호를 상기 픽셀 노드에 제공함으로써 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계; 및

상기 입력 트랜지스터를 활성화하고 픽셀 출력 신호를 측정하는 단계를 포함하는, 픽셀 판독 방법.
제 1 항에 있어서,

상기 보상하는 단계는 트랜지스터 커패시턴스를 통해 상기 제 2 노드에 용량적으로 커플링된 1 개의 픽셀 노드에 1 개의 피드백 신호를 제공하는 단계를 포함하는, 픽셀 판독 방법.
제 1 항에 있어서,

상기 보상하는 단계는 트랜지스터 커패시턴스들을 통해 상기 제 2 노드에 용량적으로 커플링된 2 개의 픽셀 노드에 2 개의 피드백 신호를 제공하는 단계를 포 함하는, 픽셀 판독 방법.
제 1 항에 있어서,

상기 보상하는 단계는 도체간 커패시턴스를 통해 상기 제 2 노드에 용량적으로 커플링된 1 개의 픽셀 노드에 1 개의 피드백 신호를 제공하는 단계를 포함하는, 픽셀 판독 방법.
제 1 항에 있어서,

상기 보상하는 단계는 도체간 커패시턴스들을 통해 상기 제 2 노드에 용량적으로 커플링된 2 개의 픽셀 노드에 2 개의 피드백 신호를 제공하는 단계를 포함하는, 픽셀 판독 방법.
제 1 항에 있어서,

상기 활성화하는 단계는 광검출기를 빛에 노출시킴으로써 진행되는, 픽셀 판독 방법.
제 2 노드에 커플링된 제 2 트랜지스터를 활성화하고, 광검출기와 상기 제 2 노드 사이에 커플링된 입력 트랜지스터를 비활성으로 유지하며, 픽셀 출력 신호의 제 1 측정을 수행하는 단계;

제 2 트랜지스터를 비활성화하고 상기 픽셀 출력 신호의 제 2 측정을 수행하 는 단계;

(ⅰ) 상기 제 1 측정의 결과와 상기 제 2 측정의 결과의 차이 및 (ⅱ) 상기 광검출기와 상기 입력 트랜지스터 사이에 정의된 제 1 노드와 상기 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값에 응답하여, 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 평가하는 단계;

상기 입력 트랜지스터를 활성화하고 상기 픽셀 출력 신호의 제 3 측정을 수행하는 단계; 및

상기 제 3 측정의 결과 및 상기 평가된 제 2 노드 전압 변화에 응답하여 상기 광검출기에 의해 생성된 신호를 계산하는 단계를 포함하는, 픽셀 판독 방법.
제 7 항에 있어서,

상기 평가하는 단계는 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값, 및 제 2 노드 커패시턴스의 값에 응답하여 상기 제 2 노드 전압 변화를 평가하는 단계를 포함하는, 픽셀 판독 방법.
제 7 항에 있어서,

상기 평가하는 단계는 (ⅰ) 제 2 노드 커패시턴스의 값 사이 및 (ⅱ) 상기 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제1 노드 커패시턴스의 값의 합계 사이의 비율에 응답하여 상기 제 2 노드 전압 변화를 평가하는 단계를 포함하는, 픽셀 판독 방법.
광검출기와 제 2 노드 사이에 커플링된 입력 트랜지스터, 및 상기 제 2 노드에 커플링된 제 2 트랜지스터를 활성화하는 단계;

상기 제 2 트랜지스터를 비활성화하는 단계;

상기 제 2 노드를 픽셀 노드에 용량적으로 커플링한 커패시턴스를 통해 피드백 신호를 상기 픽셀 노드에 제공함으로써 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하는 단계; 및

제어 기준이 이행될 때까지, 상기 입력 트랜지스터를 비활성화하고 픽셀 출력 신호를 측정하는 단계와 상기 입력 트랜지스터를 동작시키고 상기 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 단계를 반복하는 단계를 포함하는, 픽셀 기록 방법.
제 10 항에 있어서,

상기 측정하는 단계는 픽셀 출력 전류를 측정하는 단계를 포함하며,

상기 제어 기준은 상기 픽셀 출력 전류와 목표 픽셀 출력 전류 사이의 관계를 나타내는, 픽셀 기록 방법.
제 11 항에 있어서,

상기 픽셀 출력 전류와 상기 목표 픽셀 출력 전류 사이의 차이에 응답하는 이득 팩터 만큼 상기 픽셀 출력 전류를 증폭함으로써 피드백 전류를 생성하는 단계 를 더 포함하는, 픽셀 기록 방법.
제 10 항에 있어서,

상기 입력 트랜지스터와 상기 광검출기 사이에 정의된 제 1 노드와 상기 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스에 응답하여 피드백 전류를 생성하는 단계를 더 포함하는, 픽셀 기록 방법.
제 11 항에 있어서,

제 1 노드 커패시턴스 및 제 2 노드 커패시턴스에 대한 입력 트랜지스터 커패시턴스에 응답하여 피드백 전류를 생성하는 단계를 더 포함하는, 픽셀 기록 방법.
제 11 항에 있어서,

(ⅰ) 제 2 노드 커패시턴스 사이 및 (ⅱ) 상기 제 2 노드 커패시턴스와 입력 트랜지스터 커패시턴스와 제 1 노드 커패시턴스의 합계 사이의 비율에 응답하여 피드백 전류를 생성하는 단계를 더 포함하는, 픽셀 기록 방법.
제 10 항에 있어서,

상기 입력 트랜지스터를 활성화하는 단계는 제 1 노드 전압을 하이 레벨로 설정함으로써 진행되며,

위치시키는 단계가 상기 입력 트랜지스터와 상기 광검출기 사이에 정의된 제 1 노드의 전압 레벨을 낮추는 단계를 포함하는, 픽셀 기록 방법.
제 10 항에 있어서,

상기 픽셀이 일단 리셋되면, 상기 제어 기준이 이행되는, 픽셀 기록 방법.
제 10 항에 있어서,

상기 픽셀이 일단 다른 픽셀의 광검출기에 의해 검출된 빛을 나타내는 값을 저장하면, 상기 제어 기준이 이행되는, 픽셀 기록 방법.
제 10 항에 있어서,

약한 도전성 모드에서 상기 입력 트랜지스터를 동작시키는 단계는 서브임계값 모드에서 상기 입력 트랜지스터를 동작시키는 단계를 포함하는, 픽셀 기록 방법.
광검출기와 제 2 노드 사이에 커플링된 입력 트랜지스터, 및 상기 제 2 노드에 커플링된 제 2 트랜지스터를 활성화하고, 픽셀 출력 신호의 제 1 측정을 수행하는 단계;

상기 제 2 트랜지스터를 비활성화하고, 상기 픽셀 출력 신호의 제 2 측정을 수행하는 단계;

상기 입력 트랜지스터를 비활성화하고, 상기 픽셀 출력 신호의 새로운 측정을 수행하는 단계;

상기 입력 트랜지스터를 동작시키고, 상기 픽셀 출력 신호의 새로운 측정의 결과에 응답하는 피드백 신호를 픽셀에 제공하는 단계;

상기 광검출기와 상기 입력 트랜지스터 사이에 정의된 제 1 노드와 상기 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값, 및 상기 픽셀 출력 신호의 다수의 측정의 결과에 응답하여 제어 기준이 이행되는지 여부를 판정하는 단계; 및

상기 제어 기준이 이행되지 않는다면 비활성화하는 단계로 점핑하는 단계를 포함하는, 픽셀 기록 방법.
제 20 항에 있어서,

상기 판정하는 단계는 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값, 및 제 2 노드 커패시턴스의 값에 응답하는, 픽셀 기록 방법.
제 20 항에 있어서,

상기 판정하는 단계는 (ⅰ) 제 2 노드 커패시턴스의 값 사이, 및 (ⅱ) 상기 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이의 비율에 응답하는, 픽셀 기록 방법.
제 20 항에 있어서,

상기 판정하는 단계는 픽셀 출력 신호 목표값 사이, 및 (ⅰ) 픽셀 출력 값의 연속적인 측정의 결과 사이의 차이와 (ⅱ) (a) 제 2 노드 커패시턴스의 값 사이 및 (b) 상기 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이의 비율과의 곱 사이의 차이에 응답하는, 픽셀 기록 방법.
픽셀, 제어 회로, 및 상기 픽셀 및 상기 제어 회로에 커플링된 판독 회로를 포함하며,

상기 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 상기 광검출기 및 상기 입력 트랜지스터는 제 1 노드에 연결되고, 상기 입력 트랜지스터, 제 2 트랜지스터, 및 제 4 트랜지스터는 제 2 노드에 연결되고, 상기 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 상기 제 4 트랜지스터에 커플링되고, 상기 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 상기 제어 회로에 의해 제공되는 제어 신호에 의해 제어되는, 픽셀 판독 능력을 갖는 디바이스로서,

상기 디바이스는,

상기 입력 트랜지스터를 비활성으로 유지하면서, 상기 제 2 트랜지스터를 활성화하고,

상기 제 2 트랜지스터를 비활성화하고,

픽셀 노드를 상기 제 2 노드에 용량적으로 커플링한 1 개 이상의 커패시턴스를 통해 피드백 신호를 상기 픽셀 노드에 제공함으로써 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하며,

상기 입력 트랜지스터를 활성화하고, 상기 판독 회로에 의해, 상기 픽셀 출력 신호를 측정하도록 구성되는, 픽셀 판독 가능 디바이스.
제 24 항에 있어서,

상기 판독 회로는 트랜지스터 커패시턴스를 통해 상기 제 2 노드에 용량적으로 커플링된 1 개의 픽셀 노드에 1 개의 피드백 신호를 제공하도록 구성되는, 픽셀 판독 가능 디바이스.
제 24 항에 있어서,

상기 판독 회로는 트랜지스터 커패시턴스들을 통해 상기 제 2 노드에 용량적으로 커플링된 2 개의 픽셀 노드에 2 개의 피드백 신호를 제공하도록 구성되는, 픽셀 판독 가능 디바이스.
제 24 항에 있어서,

상기 판독 회로는 도체간 커패시턴스를 통해 상기 제 2 노드에 용량적으로 커플링된 1 개의 픽셀 노드에 1 개의 피드백 신호를 제공하도록 구성되는, 픽셀 판독 가능 디바이스.
제 24 항에 있어서,

상기 판독 회로는 도체간 커패시턴스들을 통해 상기 제 2 노드에 용량적으로 커플링된 2 개의 픽셀 노드에 2 개의 피드백 신호를 제공하도록 구성되는, 픽셀 판독 가능 디바이스.
제 24 항에 있어서,

상기 디바이스는 제 2 트랜지스터의 활성화 전에 상기 광검출기가 빛을 감지하게 하도록 구성되는, 픽셀 판독 가능 디바이스.
픽셀, 제어 회로, 및 판독 회로를 포함하며,

상기 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 상기 광검출기 및 상기 입력 트랜지스터는 제 1 노드에 연결되고, 상기 입력 트랜지스터, 제 2 트랜지스터, 및 제 4 트랜지스터는 제 2 노드에 연결되고, 상기 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 상기 제 4 트랜지스터에 커플링되고, 상기 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 상기 제어 회로에 의해 제공되는 제어 신호에 의해 제어되는, 픽셀 판독 능력을 갖는 디바이스로서,

상기 디바이스는,

상기 제 2 트랜지스터를 활성화하고, 상기 입력 트랜지스터를 비활성으로 유 지하며, 픽셀 출력 신호의 제 1 측정을 수행하고,

상기 제 2 트랜지스터를 비활성화하고 상기 픽셀 출력 신호의 제 2 측정을 수행하고,

상기 제 1 측정의 결과와 상기 제 2 측정의 결과의 차이, 및 상기 광검출기와 상기 입력트랜지스터 사이에 정의된 제 1 노드와 상기 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값에 응답하여, 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 평가하고,

상기 입력 트랜지스터를 활성화하고 상기 픽셀 출력 신호의 제 3 측정을 수행하며,

상기 제 3 측정의 결과 및 상기 평가된 제 2 노드 전압 변화에 응답하여 상기 광검출기에 의해 생성된 신호를 계산하도록 구성되는, 픽셀 판독 가능 디바이스.
제 30 항에 있어서,

상기 디바이스는 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값, 및 제 2 노드 커패시턴스의 값에 응답하여 상기 제 2 노드 전압 변화를 평가하도록 구성되는, 픽셀 판독 가능 디바이스.
제 30 항에 있어서,

상기 디바이스는 제 2 노드 커패시턴스의 값 사이, 및 상기 제 2 노드 커패 시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제1 노드 커패시턴스의 값의 합계 사이의 비율에 응답하여 상기 제 2 노드 전압 변화를 평가하도록 구성되는, 픽셀 판독 가능 디바이스.
픽셀, 제어 회로, 및 상기 픽셀 및 상기 제어 회로에 커플링된 판독 회로를 포함하며,

상기 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 상기 광검출기 및 상기 입력 트랜지스터는 제 1 노드에 연결되고, 상기 입력 트랜지스터, 제 2 트랜지스터, 및 제 4 트랜지스터는 제 2 노드에 연결되고, 상기 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 상기 제 4 트랜지스터에 커플링되고, 상기 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 상기 제어 회로에 의해 제공되는 제어 신호에 의해 제어되는, 픽셀 기록 능력을 갖는 디바이스로서,

상기 디바이스는,

제 2 트랜지스터 및 입력 트랜지스터를 활성화하고,

상기 제 2 트랜지스터를 비활성화하고,

픽셀 노드를 상기 제 2 노드에 용량적으로 커플링한 1 개 이상의 커패시턴스를 통해 피드백 신호를 제공함으로써 상기 제 2 트랜지스터의 비활성화로부터 발생하는 제 2 노드 전압 변화를 보상하고, 그리고,

제어 기준이 이행될 때까지, 상기 입력 트랜지스터를 비활성화하고, 상기 판 독 회로에 의해, 픽셀 출력 신호를 측정하며, 상기 입력 트랜지스터를 동작시키고 상기 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 상기 픽셀에 제공하는 단계를 반복하도록 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 판독 회로는 픽셀 출력 전류를 측정하도록 구성되며,

상기 제어 기준은 상기 픽셀 출력 전류와 목표 픽셀 출력 전류 사이의 관계를 나타내는, 픽셀 기록 가능 디바이스.
제 34 항에 있어서,

상기 판독 회로는 상기 픽셀 출력 전류와 상기 목표 픽셀 출력 전류 사이의 차이에 응답하는 이득 팩터 만큼 상기 픽셀 출력 전류를 증폭함으로써 피드백 전류를 생성하도록 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 판독 회로는 상기 입력 트랜지스터와 상기 광검출기 사이에 정의된 제 1 노드와 상기 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스에 응답하여 피드백 전류를 생성하도록 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 판독 회로는 제 1 노드 커패시턴스 및 제 2 노드 커패시턴스에 대한 입력 트랜지스터 커패시턴스에 응답하여 피드백 전류를 생성하도록 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 판독 회로는 제 2 노드 커패시턴스 사이, 및 상기 제 2 노드 커패시턴스와 입력 트랜지스터 커패시턴스와 제 1 노드 커패시턴스의 합계 사이의 비율에 응답하여 피드백 전류를 생성하도록 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

제 1 노드 전압을 하이 레벨로 설정하고, 그 다음, 상기 입력 트랜지스터를 비활성화하도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 픽셀이 일단 리셋되면, 상기 제어 기준이 이행되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 픽셀이 일단 다른 픽셀의 광검출기에 의해 검출된 빛을 나타내는 값을 저장하면, 상기 제어 기준이 이행되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

상기 디바이스는 서브임계값 모드에서 상기 입력 트랜지스터를 동작시키고, 상기 픽셀 출력 신호의 측정의 결과에 응답하는 피드백 신호를 상기 픽셀에 제공하도록 구성되는, 픽셀 기록 가능 디바이스.
픽셀, 제어 회로, 및 상기 픽셀 및 상기 제어 회로에 커플링된 판독 회로를 포함하며,

상기 픽셀은 광검출기, 입력 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고, 상기 광검출기 및 상기 입력 트랜지스터는 제 1 노드에 연결되고, 상기 입력 트랜지스터, 제 2 트랜지스터, 및 제 4 트랜지스터는 제 2 노드에 연결되고, 상기 제 3 트랜지스터는 픽셀 출력 신호를 출력하고 상기 제 4 트랜지스터에 커플링되고, 상기 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터는 상기 제어 회로에 의해 제공되는 제어 신호에 의해 제어되는, 픽셀 기록 능력을 갖는 디바이스로서,

상기 디바이스는,

상기 제 2 트랜지스터 및 상기 입력 트랜지스터를 활성화하고, 상기 판독 회로에 의해, 상기 픽셀 출력 신호의 제 1 측정을 수행하고,

상기 제 2 트랜지스터를 비활성화하고 상기 픽셀 출력 신호의 제 2 측정을 수행하고,

상기 입력 트랜지스터를 비활성화하고 상기 픽셀 출력 신호의 새로운 측정을 수행하고,

상기 입력 트랜지스터를 동작시키고, 상기 픽셀 출력 신호의 새로운 측정의 결과에 응답하는 피드백 신호를 상기 픽셀에 제공하고,

상기 제 1 노드와 제 2 노드 사이의 전하 분배에 영향을 주는 다수의 커패시턴스의 값 및 상기 픽셀 출력 신호의 다수의 측정의 결과에 응답하여 제어 기준이 이행되는지 여부를 판정하며,

상기 제어 기준이 이행되지 않는다면 상기 입력 트랜지스터의 비활성화 및 상기 입력 트랜지스터의 동작화를 반복하도록 구성되는, 픽셀 기록 가능 디바이스.
제 43 항에 있어서,

상기 디바이스는 입력 트랜지스터 커패시턴스의 값, 제 1 노드 커패시턴스의 값, 및 제 2 노드 커패시턴스의 값에 응답하여 판정하도록 구성되는, 픽셀 기록 가능 디바이스.
제 43 항에 있어서,

상기 디바이스는 제 2 노드 커패시턴스의 값 사이, 및 상기 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이의 비율에 응답하여 판정하도록 구성되는, 픽셀 기록 가능 디바이스.
제 43 항에 있어서,

상기 디바이스는 픽셀 출력 신호 목표값 사이, 및 (ⅰ) 픽셀 출력 값의 연속적인 측정의 결과 사이의 차이와 (ⅱ) 제 2 노드 커패시턴스의 값 사이 및 상기 제 2 노드 커패시턴스의 값과 입력 트랜지스터 커패시턴스의 값과 제 1 노드 커패시턴스의 값의 합계 사이의 비율과의 곱 사이의 차이에 응답하여 판정하도록 구성되는, 픽셀 기록 가능 디바이스.
제 10 항에 있어서,

약한 도전성 모드에서 상기 입력 트랜지스터를 동작시키고 피드백 신호를 상기 픽셀에 제공하는 단계를 더 포함하는, 픽셀 기록 방법.
제 47 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 활성화시키는 단계를 더 포함하는, 픽셀 기록 방법.
제 10 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 활성화시키는 단계를 더 포함하는, 픽셀 기록 방법.
제 20 항에 있어서,

약한 도전성 모드에서 상기 입력 트랜지스터를 동작시키고 피드백 신호를 상기 픽셀에 제공하는 단계를 더 포함하는, 픽셀 기록 방법.
제 50 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 활성화시키는 단계를 더 포함하는, 픽셀 기록 방법.
제 20 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 활성화시키는 단계를 더 포함하는, 픽셀 기록 방법.
제 33 항에 있어서,

약한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 33 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 53 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 43 항에 있어서,

약한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 43 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 56 항에 있어서,

강한 도전성 모드에서 상기 입력 트랜지스터를 동작시키도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 10 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하는 단계를 더 포함하는, 픽셀 기록 방법.
제 59 항에 있어서,

상기 목표값은 이전 기록 사이클의 마지막에서의 제 2 노드 전압 레벨에 응답하는, 픽셀 기록 방법.
제 59 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 기록 방법.
제 59 항에 있어서,

상기 시도하는 단계는 다수의 시도 반복을 수행하는 단계를 포함하는, 픽셀 기록 방법.
제 20 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하는 단계를 더 포함하는, 픽셀 기록 방법.
제 63 항에 있어서,

상기 목표값은 이전 기록 사이클의 마지막에서의 제 2 노드 전압 레벨에 응답하는, 픽셀 기록 방법.
제 63 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 기록 방법.
제 63 항에 있어서,

상기 시도하는 단계는 다수의 시도 반복을 수행하는 단계를 포함하는, 픽셀 기록 방법.
제 24 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하도록 더 구성되는, 픽셀 판독 가능 디바이스.
제 67 항에 있어서,

상기 목표값은 이전 기록 사이클의 마지막에서의 제 2 노드 전압 레벨에 응답하는, 픽셀 판독 가능 디바이스.
제 67 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 판독 가능 디바이스.
제 67 항에 있어서,

상기 픽셀은 다수의 시도 반복을 수행하도록 구성되는, 픽셀 판독 가능 디바이스.
제 43 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 71 항에 있어서,

상기 목표값은 이전 기록 사이클의 마지막에서의 제 2 노드 전압 레벨에 응답하는, 픽셀 기록 가능 디바이스.
제 71 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 기록 가능 디바이스.
제 71 항에 있어서,

상기 픽셀은 다수의 시도 반복을 수행하도록 구성되는, 픽셀 기록 가능 디바이스.
제 1 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하는 단계를 더 포함하는, 픽셀 판독 방법.
제 75 항에 있어서,

상기 목표값은 상기 광검출기를 빛에 노출시키기 전에 제 2 노드 전압 레벨 값에 응답하는, 픽셀 판독 방법.
제 75 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 판독 방법.
제 75 항에 있어서,

상기 시도하는 단계는 다수의 시도 반복을 수행하는 단계를 포함하는, 픽셀 판독 방법.
제 7 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하는 단계를 더 포함하는, 픽셀 판독 방법.
제 79 항에 있어서,

상기 목표값은 상기 광검출기를 빛에 노출시키기 전에 제 2 노드 전압 레벨 값에 응답하는, 픽셀 판독 방법.
제 79 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 판독 방법.
제 79 항에 있어서,

상기 시도하는 단계는 다수의 시도 반복을 수행하는 단계를 포함하는, 픽셀 판독 방법.
제 33 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하도록 더 구성되는, 픽셀 기록 가능 디바이스.
제 83 항에 있어서,

상기 목표값은 상기 광검출기를 빛에 노출시키기 전에 제 2 노드 전압 레벨 값에 응답하는, 픽셀 기록 가능 디바이스.
제 83 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 기록 가능 디바이스.
제 83 항에 있어서,

상기 픽셀은 다수의 시도 반복을 수행하도록 구성되는, 픽셀 기록 가능 디바이스.
제 30 항에 있어서,

상기 제 2 노드의 전압 레벨을 목표값으로 설정하려고 시도하도록 더 구성되는, 픽셀 판독 가능 디바이스.
제 87 항에 있어서,

상기 목표값은 상기 광검출기를 빛에 노출시키기 전에 제 2 노드 전압 레벨 값에 응답하는, 픽셀 판독 가능 디바이스.
제 87 항에 있어서,

상기 목표값은 상이한 기록 사이클 사이에서 접지 레벨 변화에 응답하는, 픽셀 판독 가능 디바이스.
제 87 항에 있어서,

상기 픽셀은 다수의 시도 반복을 수행하도록 구성되는, 픽셀 판독 가능 디바이스.