KR20080004203A - 직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의구동방법 - Google Patents

직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의구동방법 Download PDF

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Abstract

직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법에서, 챠지 펌핑부는 외부로부터 입력전압, 제1 및 제2 클럭을 입력받아 입력전압으로부터 제1 및 제2 클럭의 하이전압만큼 펌핑된 제1 및 제2 전압을 제1 및 제2 노드에 출력한다. 출력부는 챠지 펌핑부의 제1 및 제2 노드에 연결되고, 레벨 부스팅부는 제1 및 제2 클럭에 응답하여 챠지 펌핑부를 턴-온 또는 턴-오프시킨다. 제2 노드의 전위에 의하여 제1 클럭의 하이구간동안 출력부는 출력단자에 챠지 펌핑부로부터의 제1 전압을 출력하고, 제1 노드의 전위에 의하여 제2 클럭의 하이구간동안 출력부는 출력단자에 챠지 펌핑부로부터의 제2 전압을 출력한다. 따라서, 제1 및 제2 클럭이 스윙하는 동안 출력단자에는 입력전압보다 2배이상으로 큰 출력전압이 출력될 수 있다.

Description

직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법{DIRECT CURRENT CONVERTING CIRCUIT, DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING THE DIRECT CURRENT CONVERTING CIRCUIT}
도 1은 본 발명의 일 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다.
도 2는 도 1에 도시된 제1 및 제2 클럭, 제1 및 제2 전압, 제3 및 제4 노드의 전위, 출력전압을 나타낸 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다.
도 5는 도 4에 도시된 제1 및 제2 클럭, 제1 및 제2 전압, 제3 및 제4 노드의 전위, 출력전압을 나타낸 파형도이다.
도 6은 도 1에 도시된 직류/직류 컨버팅 회로를 갖는 표시장치의 평면도이ㄷ다.
도 7은 도 6에 도시된 구동칩의 내부 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 -- 직류/직류 컨버팅 회로 110 -- 챠지 펌핑부
120 -- 레벨 부스팅부 130 -- 출력부
200 -- 표시장치 210 -- 표시패널
220 -- 게이트 구동회로 230 -- 구동칩
231 -- 타이밍 컨트롤러 232 -- 메모리
233 -- 데이터 구동회로 234 -- 제2 직류/직류 컨버팅 회로
240 -- 제1 직류/직류 컨버팅 회로
본 발명은 직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법에 관한 것으로, 더욱 상세하게는 표시패널에 내장된 직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display: LCD)는 영상을 표시하는 액정표시패널을 구비하고, 액정표시패널에 구비되는 박막 트랜지스터의 형태에 따라서 폴리 실리콘형-LCD 및 아몰퍼스 실리콘형-LCD로 구분된다.
폴리 실리콘형-LCD의 경우 액정표시패널에 게이트 신호를 제공하는 게이트 구동회로는 액정표시패널에 내장되고, 게이트 구동회로는 PMOS 폴리 실리콘형 트랜지스터로 구성된다. 한편, 데이터 신호를 제공하는 데이터 구동회로는 액정표시패널 상에 칩 온 글래스(Chip On Glass) 구조로 실장되는 구동칩에 내장된다.
종래의 구동칩에는 데이터 구동회로 뿐만 아니라, 타이밍 컨트롤러, 메모리, 직류/직류 컨버팅 회로가 더 내장된다. 그러나 종래에는, 구동칩으로 높은 전압이 공급되는 것을 방지하기 위해서, 게이트 구동회로의 구동전압을 발생하는 직류/직류 컨버팅 회로의 일부 회로를 액정표시패널에 내장시키는 구조가 개발되었다.
종래에는, 액정표시패널의 제조 공정을 단순화시키기 위하여 액정표시패널에 내장되는 직류/직류 컨버팅 회로를 PMOS 폴리 실리콘형 트랜지스터로만 구성하고자 하였다. 종래에 제시된 직류/직류 컨버팅 회로는 다이오드 연결된 2개의 PMOS 폴리 실리콘형 트랜지스터와 클럭신호에 커플링된 커패시터로 이루어져 공급된 전압을 펌핑시켰다.
그러나, 종래의 직류/직류 컨버팅 회로는 문턱 전압에 의한 출력전압의 전압강하가 나타났고, 펌핑회로의 단수가 증가할수록 출력전압의 전압강하는 더욱 증가하였다. 또한, 전력효율이 50%이하로 낮게 나타났으며, 출력전압의 전압레벨이 증가하거나 단수가 증가할수록 이보다 더 낮게 나타났다.
따라서, 본 발명의 목적은 출력 특성을 개선하면서 전력효율을 향상시킬 수 있는 직류/직류 컨버팅 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기한 직류/직류 컨버팅 회로를 구비하는 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기한 직류/직류 컨버팅 회로를 구동하는데 적용되는 방법을 제공하는 것이다.
본 발명에 따른 직류/직류 컨버팅 회로는 챠지 펌핑부, 출력부 및 레벨 부스팅부를 포함한다.
상기 챠지 펌핑부는 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력한다. 상기 출력부는 상기 제1 클럭의 하이구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력한다. 상기 레벨 부스팅부는 상기 제1 및 제2 클럭에 응답하여 상기 챠지 펌핑부의 구동을 제어한다.
본 발명에 따른 직류/직류 컨버팅 회로는 N(2 이상의 정수)개의 승압회로를 갖고, 각 승압회로는 챠지 펌핑부, 출력부 및 레벨 부스팅부를 포함한다.
상기 챠지 펌핑부는 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받으며, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력한다. 상기 출력부는 상기 제1 클럭의 하이구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력한다. 상기 레벨 부스팅부 는 상기 제1 및 제2 클럭에 응답하여 상기 챠지 펌핑부의 구동을 제어한다.
여기서, N개의 승압회로 중, N-(N-1)번째 승압회로 내지 N번째 승압회로의 입력단자는 이전 승압회로의 출력단자에 연결되어 이전 승압회로의 출력을 상기 입력전압으로서 제공받는다.
본 발명에 따른 직류/직류 컨버팅 회로는 챠지 펌핑부, 출력부 및 레벨 부스팅부를 포함한다. 상기 챠지 펌핑부는 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 로우구간동안 상기 입력전압으로부터 상기 제1 클럭의 로우전압만큼 다운된 제1 전압을 출력하고, 상기 제2 클럭의 로우구간동안 상기 제1 전압으로부터 상기 제2 클럭의 로우전압만큼 다운된 제2 전압을 출력한다. 상기 출력부는 상기 제1 클럭의 로우구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제2 클럭의 로우구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력한다. 상기 레벨 부스팅부는 상기 제1 및 제2 클럭에 응답하여 상기 챠지 펌핑부의 구동을 제어한다.
본 발명에 따른 표시장치는 어레이 기판, 상기 어레이 기판과 대향하여 결합하는 대향기판 및 상기 어레이 기판 상에 실장된 구동칩을 포함한다. 상기 어레이 기판은 베이스 기판, 화소 어레이, 게이트 구동회로 및 제1 직류/직류 컨버팅 회로로 이루어진다. 상기 화소 어레이는 상기 베이스 기판 상에 구비되어 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다. 상기 게이트 구동회로는 상기 화소 어레이에 인접하여 상기 베이스 기판 상에 형성되어 상기 게이트 신호를 발생한다. 상기 제1 직류/직류 컨버팅 회로는 상기 베이스 기판 상에 형성되고 입력전압을 상 기 게이트 구동회로를 위한 제1 구동전압으로 승압하여 출력한다.
상기 구동칩은 타이밍 컨트롤러, 메모리, 데이터 구동회로 및 제2 직류/직류 컨버팅 회로로 이루어져, 상기 화소 어레이에 상기 데이터 신호를 인가하고, 상기 게이트 구동회로에 게이트 제어신호를 인가하며, 상기 제1 직류/직류 컨버팅 회로에 상기 입력전압을 제공한다.
여기서, 상기 제1 직류/직류 컨버팅 회로는 챠지 펌핑부, 출력부 및 레벨 부스팅부로 이루어진다. 상기 챠지 펌핑부는 상기 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력한다. 상기 출력부는 상기 제1 클럭의 하이구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 상기 제1 구동전압으로 출력하고, 상기 제2 클럭의 하이구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 상기 제1 구동전압으로 출력한다. 상기 레벨 부스팅부는 상기 제1 및 제2 클럭에 응답하여 상기 챠지 펌핑부의 구동을 제어한다.
본 발명의 직류/직류 컨버팅 회로의 구동방법에 따르면, 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받는다. 상기 제1 클럭의 하이구간 및 상기 제2 클럭의 로우구간 동안 상기 제1 클럭에 응답하여 제1 노드의 전위를 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압으로 상승시킨다. 상기 제2 클럭에 의해서 제어되는 제2 노드의 전위에 응답하여 출력단 자에 상기 제1 전압으로 상승된 상기 제1 노드의 전위를 출력한다. 상기 제1 클럭의 로우구간 및 상기 제2 클럭의 하이구간동안 상기 제2 클럭에 응답하여 상기 제2 노드의 전위를 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압으로 상승시킨다. 상기 제1 클럭에 의해서 제어되는 상기 제1 노드의 전위에 응답하여 상기 출력단자에 상기 제2 전압으로 상승된 상기 제2 노드의 전위를 출력한다.
본 발명의 직류/직류 컨버팅 회로의 구동방법에 따르면, 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받는다. 상기 제1 클럭의 로우구간 및 상기 제2 클럭의 하이구간동안 상기 제2 클럭에 응답하여 제1 노드의 전위를 상기 입력전압으로부터 상기 제1 클럭의 로우전압만큼 다운된 제1 전압으로 하강시킨다. 상기 제1 클럭의 로우구간동안 상기 제1 클럭에 응답하여 상기 제1 전압으로 다운된 상기 제1 노드의 전위를 출력단자에 출력한다. 상기 제1 클럭의 하이구간 및 상기 제2 클럭의 로우구간동안 상기 제1 클럭에 응답하여 제2 노드의 전위를 상기 입력전압으로부터 상기 제2 클럭의 로우전압만큼 다운된 제2 전압으로 하강시킨다. 상기 제2 클럭의 로우구간동안 상기 제2 클럭에 응답하여 상기 제2 전압으로 다운된 상기 제2 노드이 전위를 출력한다.
이러한 직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법에 따르면, 레벨 부스팅부를 이용하여 입력전압을 상기 입력전압에 대해 2배의 크기로 승압된 출력전압을 생성함으로써, 상기 직류/직류 컨버팅 회로의 전력효율을 향상시킬 수 있고, 문턱전압에 의한 출력전압의 강하를 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다.
도 1을 참조하면, 직류/직류 컨버팅 회로(100)는 챠지 펌핑부(110), 레벨 부스팅부(120) 및 출력부(130)를 포함한다.
상기 챠지 펌핑부(110)는 제1 및 제2 트랜지스터(PT1, PT2), 제1 및 제2 플라잉 커패시터(C1, C2)로 이루어지고, 외부로부터 입력전압(VDD), 서로 반전된 위상을 갖는 제1 및 제2 클럭(CK1, CK2)을 입력받는다. 본 발명의 일 예로, 상기 제1 및 제2 클럭(CK1, CK2)는 서로 반전된 위상을 가지며, 상기 제1 및 제2 클럭(CK1, CK2)의 주파수는 500kHz이다.
상기 챠지 펌핑부(110)는 상기 제1 클럭(CK1)의 하이구간동안 상기 입력전압(VDD)으로부터 상기 제1 클럭(CK1)의 하이전압만큼 승압된 제1 전압(V1)을 출력하고, 상기 제2 클럭(CK2)의 하이구간동안 상기 입력전압(VDD)으로부터 상기 제2 클럭(CK2)의 하이전압만큼 승압된 제2 전압(V2)을 출력한다.
구체적으로, 상기 챠지 펌핑부(110)에서 상기 제1 트랜지스터(PT1)는 상기 제1 전압(VDD)을 입력받는 입력전극, 상기 레벨 부스팅부(120)에 연결된 제어전극 및 제1 노드(N1)에 연결된 출력전극으로 이루어진다. 상기 제1 플라잉 커패시터(C1)는 상기 제1 클럭(CK1)이 입력되는 제1 단 및 상기 제1 노드(N1)에 연결된 제2 단으로 이루어진다. 상기 제2 트랜지스터(PT2)는 상기 입력전압(VDD)을 입력받 는 입력전극, 상기 레벨 부스팅부(120)에 연결된 제어전극 및 제2 노드(N2)에 연결된 출력전극으로 이루어진다. 상기 제2 플라잉 커패시터(C2)는 상기 제2 클럭(CK2)이 입력되는 제1 단 및 상기 제2 노드(N2)에 연결된 제2 단으로 이루어진다. 여기서, 상기 제1 전압(V1)은 상기 제1 노드(N1)의 전위에 대응하고, 상기 제2 전압(V2)은 상기 제2 노드(N2)의 전위에 대응한다.
본 발명의 일 예로, 상기 제1 및 제2 클럭(CK1, CK2)의 하이전압은 상기 입력전압(VDD)과 동일한 크기를 갖고, 따라서 상기 제1 및 제2 전압(V1, V2)은 상기 입력전압(VDD)보다 2배의 크기를 갖는다.
또한 본 발명의 일 예로, 상기 제1 및 제2 트랜지스터(PT1, PT2)의 크기(즉, 채널길이 대비 채널폭(W/L))은 350㎛/4㎛이고, 상기 제1 및 제2 플라잉 커패시터(C1, C2)의 용량은 800pF이다.
상기 출력부(130)는 상기 제1 클럭(CK1)의 하이구간동안 출력단자(OUT)에 상기 챠징 펌핑부(110)로부터의 상기 제1 전압(V1)을 출력하고, 상기 제2 클럭(CK2)의 하이구간동안 상기 출력단자(OUT)에 상기 챠지 펌핑부(110)로부터의 상기 제2 전압(V2)을 출력한다. 상기 레벨 부스팅부(120)는 상기 제1 및 제2 클럭(CK1, CK2)에 응답하여 상기 챠지 펌핑부(110)와 상기 출력부(130)의 구동을 제어한다.
구체적으로, 상기 레벨 부스팅부(120)는 제3, 제4, 제5 및 제6 트랜지스터(PT3, PT4, PT5. PT6)를 포함한다. 상기 제3 트랜지스터(PT3)는 접지전압(VSS)이 인가되는 입력전극, 상기 제1 클럭(CK1)이 입력되는 제어전극 및 상기 제1 트랜지스터(PT1)의 제어전극(이하, 제3 노드(N3)라 함)에 연결된 출력전극으로 이루어진 다. 상기 제4 트랜지스터(PT4)는 상기 접지전압(VSS)이 인가되는 입력전극, 상기 제2 클럭(CK2)이 입력되는 제어전극 및 상기 제2 트랜지스터(PT2)의 제어전극(이하, 제4 노드(N4)라 함)에 연결된 출력전극으로 이루어진다. 상기 제5 트랜지스터(PT5)는 상기 제3 노드(N3)에 연결된 입력전극, 상기 제2 노드(N2)에 연결된 제어전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 상기 제6 트랜지스터(PT6)는 상기 제4 노드(N4)에 연결된 입력전극, 상기 제1 노드(N1)에 연결된 제어전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진다.
본 발명의 일 예로, 상기 제3 및 제4 트랜지스터(PT3, PT4)의 크기는 8㎛/4㎛이고, 상기 제5 및 제6 트랜지스터(PT5, PT6)의 크기는 100㎛/4㎛이다.
상기 출력부(130)는 제7 및 제8 트랜지스터(PT7, PT8)를 포함한다. 상기 제7 트랜지스터(PT7)는 상기 제1 노드(N1)에 연결된 입력전극, 상기 제2 노드(N2)에 연결된 제어전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 상기 제8 트랜지스터(PT8)는 상기 제2 노드(N2)에 연결된 입력전극, 상기 제1 노드(N1)에 연결된 제어전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진다. 또한, 상기 출력부(130)는 상기 출력단자(OUT)와 상기 접지전압(VSS)과의 사이에 연결된 출력 커패시터(Cout1) 및 출력 저항(Rout1)을 더 포함한다.
본 발명의 일 예로, 상기 제7 및 제8 트랜지스터(PT7, PT8)는 350㎛/4㎛이고, 상기 출력 커패시터(Cout)의 용량은 10nF이다.
또한, 본 발명에서 상기 제1 내지 제8 트랜지스터(PT1 ~ PT8)의 문턱전압은 -1.5V이고, 상기 제1 내지 제8 트랜지스터(PT1 ~ PT8)는 PMOS 폴리 실리콘형 트랜 지스터로 이루어진다.
이하, 상기 직류/직류 컨버팅 회로(100)의 동작을 설명하기로 한다.
도 2는 도 1에 도시된 제1 및 제2 클럭, 제1 및 제2 전압, 제3 및 제4 노드의 전위, 출력전압을 나타낸 파형도이다.
도 1 및 도 2를 참조하면, 제1 클럭(CK1)이 로우상태이고 제2 클럭(CK2)이 하이상태일때, 제2 노드(N2)의 전위에 의하여 제5 트랜지스터(PT5)가 턴-오프되고, 상기 제1 클럭(CK1)에 응답하여 제3 트랜지스터(PT3)가 턴-온되어, 제3 노드(N3)의 전위는 접지전압(예를 들어, 0V)으로 낮아진다. 이때, 제1 트랜지스터(PT1)가 턴-온되어 제1 노드(N1)에는 입력전압(VDD)이 전달된다.
한편, 상기 제2 클럭(CK2)에 응답하여 제4 트랜지스터(PT4)는 턴-오프되고, 제1 노드(N1)의 전위(V1)에 의하여 제6 트랜지스터(PT6)가 턴-온되면, 이전 구간동안 상기 접지전압(VSS)으로 유지되었던 제4 노드(N4)의 전위(V4)는 상기 입력전압(VDD)에 두배의 전압레벨을 갖는 출력전압(2VDD)으로 상승한다. 상승된 상기 제4 노드(N4)의 전위(V4)에 의하여 제2 트랜지스터(PT2)는 턴-오프된다. 따라서, 이전 구간동안 상기 입력전압(VDD)으로 유지되었던, 상기 제2 노드(N2)의 전위(즉, 제2 전압(V2))는 상기 제2 플라잉 커패시터(C2)에 의해서 상기 입력전압(VDD)에 상기 제2 클럭(CK2)의 하이전압(본 발명의 일 예로, 상기 입력전압(VDD)과 동일한 전압레벨을 가짐)이 더해져서 상기 입력전압(VDD)의 두배인 2VDD 전압으로 상승한다.
이때, 상기 제1 노드(N1)의 전위에 의하여 제8 트랜지스터(PT8)가 턴-온되어, 상기 직류/직류 컨버팅 회로(100)의 출력단자(OUT)에는 상기 제2 전압(V2)이 그대로 출력된다. 따라서, 상기 출력단자(OUT)를 통해 출력되는 출력전압(Vout)은 상기 입력전압(VDD)의 두배의 크기를 갖는다.
한편, 상기 제2 클럭(CK2)이 로우상태이고 제1 클럭(CK1)이 하이상태일때, 제1 노드(N1)의 전위에 의하여 상기 제6 트랜지스터(PT6)가 턴-오프되고, 상기 제2 클럭(CK2)에 응답하여 제4 트랜지스터(PT4)가 턴-온되어, 제4 노드(N4)의 전위는 접지전압(예를 들어, 0V)으로 낮아진다. 이때, 상기 제2 트랜지스터(PT2)가 턴-온되어 제2 노드(N2)의 전위는 상기 입력전압(VDD)으로 상승한다.
한편, 상기 제1 클럭(CK1)에 응답하여 상기 제3 트랜지스터(PT3)는 턴-오프되고, 상기 제2 노드(N2)의 전위(V2)에 의하여 상기 제5 트랜지스터(PT5)가 턴-온되면, 이전 구간동안 상기 접지전압(VSS)으로 유지되었던 상기 제3 노드(N3)의 전위(V3)는 상기 입력전압(VDD)에 두배의 전압레벨을 갖는 전압(2VDD)으로 상승한다. 상승된 상기 제3 노드(N3)의 전위(V3)에 의하여 제1 트랜지스터(PT1)는 턴-오프된다. 따라서, 이전 구간동안 상기 입력전압(VDD)으로 유지되었던, 상기 제1 노드(N1)의 전위(즉, 제1 전압(V1))는 상기 제1 플라잉 커패시터(C1)에 의해서 상기 입력전압(VDD)에 상기 제1 클럭(CK1)의 하이전압(본 발명의 일 예로, 상기 입력전압(VDD)과 동일한 전압레벨을 가짐)이 더해져서 상기 입력전압(VDD)의 두배인 2VDD 전압으로 상승한다.
이때, 상기 제2 노드(N2)의 전위에 의하여 제7 트랜지스터(PT7)가 턴-온되어, 상기 직류/직류 컨버팅 회로(100)의 출력단자(OUT)에는 상기 제1 전압(V1)이 그대로 출력된다. 따라서, 상기 출력단자(OUT)를 통해 출력되는 출력전압(Vout)은 상기 입력전압(VDD)의 두배의 크기를 갖는다. 결과적으로, 상기 직류/직류 컨버팅 회로(100)의 출력단자(OUT)에는 상기 제1 및 제2 클럭(CK1, CK2)이 스윙하는 동안 상기 입력전압(VDD)의 두배의 크기(2VDD)를 갖는 상기 출력전압(Vout)이 계속해서 출력될 수 있다.
이와 같은 구성을 갖는 상기 직류/직류 컨버팅 회로(100)의 최대 전력 효율은 77%로 측정되었고, 특히 약 9V의 출력전압을 출력할때는 약 69%의 전력효율을 나타냈다.
또한, 상기 제1 내지 제8 트랜지스터(PT1 ~ PT8)의 문턱전압을 -1.1V에서부터 -1.7V까지 변화시키면서 측정한 결과, 기준 출력전압(즉, -1.1V에서의 출력전압, Vout0)에 대한 상기 기준 출력전압(Vout0)과 출력전압(Vout)의 차이의 비는 0%에서 2%미만으로 나타났다. 즉, 상술한 바와 같은 구성으로 이루어진 상기 직류/직류 컨버팅 회로(100)는 전력 효율을 전체적으로 향상시킬 수 있고, 문턱 전압으로인한 출력전압의 강하를 방지할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다. 단, 도 3에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 3을 참조하면, 직류/직류 컨버팅 회로(103)는 제1 승압회로(101) 및 제2 승압회로(102)를 포함한다. 상기 제1 및 제2 승압회로(101, 102)는 도 1에 도시된 구조와 동일한 구조를 가지므로, 상기 제1 및 제2 승압회로(101, 102)의 구조에 대한 구체적인 설명은 생략한다.
상기 제2 승압회로(102)는 챠지 펌핑부(140), 레벨 부스팅부(150) 및 출력부(160)를 포함한다. 상기 챠지 펌핑부(140)는 제9 및 제10 트랜지스터(PT9, PT10), 제3 및 제4 플라잉 커패시터(C3, C4)로 이루어진다. 상기 레벨 부스팅부(150)는 제11, 제12, 제13 및 제14 트랜지스터(PT11, PT12, PT13, PT14)를 포함하고, 상기 출력부(160)는 제15 및 제16 트랜지스터(NT15, NT16), 제2 출력 커패시터(Cout2) 및 제2 출력저항(Rout2)을 포함한다.
상기 제1 승압회로(101)는 외부로부터 제공된 입력전압(VDD)을 상기 입력전압(VDD)보다 2배의 크기를 갖는 제1 출력전압(Vout1)을 출력하고, 상기 제2 승압회로(102)의 입력단자(IN)는 상기 제1 승압회로(101)의 출력단자(OUT1)에 연결되어 상기 제1 출력전압(Vout1)을 입력받는다. 상기 제2 승압회로(102)는 상기 제1 및 제2 클럭(CK1, CK2)의 하이구간동안 상기 제1 출력전압(Vout1)에 상기 제2 및 제1 클럭(CK2, CK1)의 하이전압을 각각 더하여 상기 제1 출력전압(Vout1)보다 상기 하이전압만큼 상승된 제2 출력전압(Vout2)을 출력한다. 따라서, 상기 제2 출력전압(Vout2)은 상기 입력전압(VDD)의 3배의 크기(3VDD)를 갖는다.
도 3에 도시된 바와 같이, 상기 제11 트랜지스터(PT11)의 제어전극 및 상기 제12 트랜지스터(PT12)의 제어전극에는 상기 제1 및 제2 클럭(CK1, CK2)이 직접적으로 제공될 수 있다. 그러나 본 발명의 다른 실시예로, 상기 제11 및 제12 트랜지스터(PT11, PT12)는 상기 제1 승압회로(101)를 통해 상기 제1 및 제2 클럭(CK1, CK2)을 공급받을 수도 있다. 구체적으로, 상기 제11 트랜지스터(PT11)의 제어전극이 상기 제1 승압회로(101)의 제3 노드(N3)에 연결되고, 상기 제12 트랜지스 터(PT12)의 제어전극이 상기 제1 승압회로(101)의 제4 노드(N4)에 연결됨으로써, 상기 제2 승압회로(102)의 레벨 부스팅부(150)는 상기 제1 승압회로(101)를 통해 상기 제1 및 제2 클럭(CK1, CK2)을 입력받는다.
도 3에서는 상기 직류/직류 컨버팅 회로(103)가 2단의 승압회로로 이루어진 구조를 제시하였다. 그러나, 본 발명에 따른 직류/직류 컨버팅 회로는 서로 동일한 구조를 갖고, 출력단자가 다음단 승압회로의 입력단자에 연결된 n개 이상의 승압회로로 이루어질 수 있다. 여기서, n은 3 이상의 정수이다. 이 경우, 상기 직류/직류 컨버팅 회로는 상기 입력전압(VDD)에 대해서 n배의 크기를 갖는 출력전압을 생성할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 직류/직류 컨버팅 회로를 나타낸 회로도이다.
도 4를 참조하면, 직류/직류 컨버팅 회로(105)는 챠지 펌핑부(170), 레벨 부스팅부(180) 및 출력부(190)를 포함한다.
상기 챠지 펌핑부(170)는 제17 및 제18 트랜지스터(PT17, PT18), 제5 및 제6 플라잉 커패시터(C5, C6)로 이루어진다. 상기 레벨 부스팅부(180)는 제19 및 제20 트랜지스터(PT19, PT20), 제7 및 제8 플라잉 커패시터(C7, C8)를 포함하고, 상기 출력부(190)는 제21 및 제22 트랜지스터(PT21, PT22), 출력 커패시터(Cout3)를 포함한다.
구체적으로, 상기 제17 트랜지스터(PT17)의 제어전극은 제10 노드(N10)에 연결되고, 입력전극은 접지전압(VSS)이 제공되는 입력단자에 연결되며, 출력전극은 제9 노드(N9)에 연결된다. 상기 제18 트랜지스터(PT18)의 제어전극은 제9 노드(N9)에 연결되고, 입력전극은 상기 입력단자에 연결되며, 출력전극은 상기 제10 노드(N10) 연결된다. 상기 제7 플라잉 커패시터(C7)는 상기 제9 노드(N9)와 제1 클럭(CK1)이 제공되는 제1 클럭단자 사이에 연결되고, 상기 제8 플라잉 커패시터(C8)는 상기 제10 노드(N10)와 제2 클럭(CK2)이 제공되는 제2 클럭단자 사이에 연결된다.
상기 제19 트랜지스터(PT19)의 제어전극은 제10 노드(N10)에 연결되고, 입력전극은 상기 입력단자에 연결되며, 출력전극은 제11 노드(N11)에 연결된다. 상기 제20 트랜지스터(PT20)의 제어전극은 제9 노드(N9)에 연결되고, 입력전극은 상기 입력단자에 연결되며, 출력전극은 제12 노드(N12)에 연결된다. 또한, 상기 제9 플라잉 커패시터(C9)는 상기 제11 노드(N11)와 상기 제1 클럭단자 사이에 연결되고, 상기 제10 플라잉 커패시터(C10)는 상기 제12 노드(N12)와 상기 제2 클럭단자 사이에 연결된다.
한편, 상기 제21 트랜지스터(PT21)의 제어전극은 상기 제11 노드(N11)에 연결되고, 입력전극은 상기 제9 노드(N9)에 연결되며, 출력전극은 출력전압(Vout)이 출력되는 출력단자(OUT)에 연결된다. 상기 제22 트랜지스터(PT22)의 제어전극은 상기 제12 노드(N12)에 연결되고, 입력전극은 상기 제10 노드(N10)에 연결되며, 출력전극은 상기 출력단자(OUT)에 연결된다. 상기 출력 커패시터(Cout3)는 상기 출력단자(OUT)와 상기 접지전압(VSS)이 제공되는 입력단자와의 사이에 연결된다.
도 5는 도 4에 도시된 제1 및 제2 클럭, 제1 및 제2 전압, 제3 및 제4 노드 의 전위, 출력전압을 나타낸 파형도이다.
도 4 및 도 5를 참조하면, 제1 클럭(CK1)이 로우상태이고 제2 클럭(CK2)이 하이상태일때, 제12 노드(N12)의 전위에 의하여 제22 트랜지스터(PT22)가 턴-오프되고, 이전 구간동안 접지전압(예를 들어, 0V)로 유지되던 제9 노드(N9)의 전위(이하, 제1 전압(V9))하는 상기 제1 클럭(CK1)에 의하여 상기 제1 클럭(CK1)의 로우전압(-VDD)으로 다운된다.
또한, 이전 구간동안 -VDD 전압으로 유지되던 제10 노드(N10)의 전위(이하, 제2 전압(V10))는 상기 제2 클럭(CK2)의 하이전압에 의하여 상기 접지전압(VSS)으로 상승하고, 상기 제1 전압(V9)에 의하여 제18 및 제20 트랜지스터(PT18, PT20)가 턴-온되면 상기 제2 전압(V10)은 상기 접지전압(VSS)으로 유지된다.
이때, 상기 제1 클럭(CK1)에 의하여 상기 제21 트랜지스터(PT21)가 턴-온되어 상기 제1 전압(V9)은 상기 제21 트랜지스터(PT21)를 통과하여 출력단자(OUT)로 출력된다. 따라서, 상기 출력단자(OUT)를 통해 출력되는 출력전압(Vout)은 상기 입력전압(VSS)보다 작은 -VDD의 전압레벨을 갖는다.
한편, 상기 제1 클럭(CK1)이 하이상태이고 상기 제2 클럭(CK2)이 로우상태일때, 제11 노드(N11)의 전위에 의하여 상기 제21 트랜지스터(PT21)가 턴-오프되고, 이전 구간동안 상기 접지전압로 유지되던 상기 제2 전압(V10)은 상기 제2 클럭(CK2)에 의하여 상기 제2 클럭(CK2)의 로우전압(-VDD)으로 다운된다.
또한, 이전 구간동안 -VDD 전압으로 유지되던 상기 제1 전압(V9)은 상기 제1 클럭(CK1)의 하이전압에 의하여 상기 접지전압(VSS)으로 상승하고, 상기 제2 전 압(V10)에 의하여 제17 및 제19 트랜지스터(PT17, PT19)가 턴-온되면 상기 제1 전압(V9)은 상기 접지전압(VSS)으로 유지된다.
이때, 상기 제2 클럭(CK2)에 의하여 상기 제22 트랜지스터(PT22)가 턴-온되어 상기 제2 전압(V10)은 상기 제22 트랜지스터(PT22)를 통과하여 출력단자(OUT)로 출력된다. 따라서, 상기 출력단자(OUT)를 통해 출력되는 출력전압(Vout)은 상기 입력전압(VSS)보다 작은 -VDD의 전압레벨을 갖는다.
결과적으로, 상기 직류/직류 컨버팅 회로(105)의 출력단자(OUT)에는 상기 제1 및 제2 클럭(CK1, CK2)이 스윙하는 동안 상기 입력전압(VDD)보다 작은 -VDD의 전압레벨을 갖는 상기 출력전압(Vout)이 계속해서 출력될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시장치의 평면도이고, 도 7은 도 6에 도시된 구동칩의 내부 블럭도이다.
도 6을 참조하면, 표시장치(200)는 표시패널(210), 게이트 구동회로(220), 구동칩(230) 및 제1 직류/직류 컨버팅 회로(240)를 포함한다.
상기 표시패널(210)은 어레이 기판(211), 어레이 기판(211)과 대향하여 결합하는 컬러필터기판(212) 및 상기 어레이 기판(211)과 컬러필터기판(212)과의 사이에 개재된 액정층(미도시)으로 이루어져 영상을 표시한다. 상기 표시패널(210)은 상기 영상이 표시되는 표시영역(DA), 상기 표시영역(DA)을 감싸는 블랙 매트릭스 영역(BA) 및 상기 블랙 매트릭스 영역(BA)에 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에 대응하여 상기 어레이 기판(211) 상에는 다수의 게이트 라인(GL1 ~ GLn) 및 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 표시영 역(DA)은 상기 게이트 라인들(GL1 ~ GLn)과 데이터 라인들(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr)와 상기 박막 트랜지스터(Tr)에 연결된 액정 커패시터(Clc)가 구비된다. 구체적으로, 첫번째 화소영역에서 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)에 연결된다.
상기 게이트 구동회로(220)와 상기 제1 직류/직류 컨버팅 회로(240)는 상기 블랙 매트릭스 영역(BA)에 구비된다. 특히, 상기 게이트 구동회로(220)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 구비되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 인가한다. 여기서, 상기 게이트 신호는 상기 다수의 게이트 라인(GL1 ~ GLn)에 연결된 상기 박막 트랜지스터(Tr)를 턴-온시키기 위한 신호이다.
본 발명의 일 예로, 상기 게이트 구동회로(220)와 상기 제1 직류/직류 컨버팅 회로(240)는 상기 어레이 기판(211) 상에 박막 공정을 통해 동시에 형성된다. 따라서, 상기 게이트 구동회로(220)와 상기 제1 직류/직류 컨버팅 회로(240)를 구성하는 트랜지스터들은 모두 PMOS 폴리 실리콘형으로 이루어진다. 따라서, 상기 게이트 구동회로(220)와 상기 제1 직류/직류 컨버팅 회로(240)를 상기 어레이 기판(211) 상에 형성하는 공정이 단순화된다. 여기서, 상기 제1 직류/직류 컨버팅 회로(240)는 도 1에 도시된 직류/직류 컨버팅 회로(100)와 동일한 구조로 이루어진다.
한편, 상기 구동칩(230)은 상기 주변영역(PA)에 구비된다. 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부는 상기 블랙 매트릭스 영역(BA) 및 주변영역(PA)으로 연장되어 상기 구동칩(230)과 전기적으로 연결된다.
도 7에 도시된 바와 같이, 상기 구동칩(230)은 타이밍 컨트롤러(231), 메모리(232), 데이터 구동회로(233) 및 제2 직류/직류 컨버팅 회로(234)로 이루어진다.
상기 타이밍 컨트롤러(231)는 외부로부터 제어신호(O-CS) 및 영상 데이터(I-data)를 입력받고, 상기 제어신호(O-CS)에 응답하여 상기 영상 데이터(I-data)를 상기 메모리(232)에 저장하거나(W-data), 저장된 영상 데이터(I-data)를 라인 또는 프레임 단위로 읽어들인다(R-data). 또한, 상기 타이밍 컨트롤러(231)는 상기 제어신호(O-CS)에 응답하여 게이트 제어신호(CS1) 및 데이터 제어신호(CS2)를 출력한다.
상기 게이트 제어신호(CS1)는 상기 게이트 구동회로(220, 도 6에 도시됨)으로 제공된다. 따라서, 상기 게이트 구동회로(220)는 상기 게이트 제어신호(CS1)에 응답하여 상기 게이트 신호를 순차적으로 발생한다. 상기 데이터 제어신호(CS2)는 상기 데이터 구동회로(233)로 제공된다. 따라서, 상기 데이터 구동회로(233)는 상기 데이터 제어신호(CS2) 및 상기 타이밍 컨트롤러(231)로부터 리드된 영상 데이터(R-data)를 데이터 신호(D1 ~ Dm)로 변환하여 다수의 데이터 라인(DL1 ~ DLm)으로 인가한다.
한편, 상기 제2 직류/직류 컨버팅 회로(234)는 외부로부터 전원전압(Vp)을 입력받아 입력전압(VDD)을 발생한다. 이후, 상기 입력전압(VDD)은 상기 구동 칩(230)으로부터 출력되어 상기 어레이 기판(211) 상에 구비된 상기 제1 직류/직류 컨버팅 회로(234)로 제공된다. 상기 제1 직류/직류 컨버팅 회로(240)는 상기 입력전압(VDD)을 승압하여 상기 입력전압(VDD)보다 2배 큰 출력전압을 발생한다. 상기 제1 직류/직류 컨버팅 회로(240)로부터 출력된 상기 출력전압은 상기 게이트 구동회로(220)를 구동시키기 위한 구동전압으로, 상기 게이트 구동회로(220)로 인가된다.
이와 같은 직류/직류 컨버팅 회로, 이를 갖는 표시장치 및 이의 구동방법에 따르면, 레벨 부스팅부를 이용하여 입력전압을 상기 입력전압에 대해 2배의 크기로 승압된 출력전압을 생성함으로써, 상기 직류/직류 컨버팅 회로의 전력효율을 향상시킬 수 있고, 문턱전압에 의한 출력전압의 강하를 방지할 수 있다. 특히, 출력전압의 전압레벨을 입력전압의 3배 이상의 증가시키기 위해 3개 이상의 단으로 이루어진 경우에, 전력효율이 급격하게 저하되거나 및 출력전압의 전압강하가 급격하게 발생하는 것을 방지할 수 있다.
또한, 상기 직류/직류 컨버팅 회로를 구성하는 트랜지스터들은 게이트 구동회로를 구성하는 트랜지스터와 동일하게 PMOS 폴리 실리콘형으로 이루어지므로, 어레이 기판 상에 상기 게이트 구동회로와 직류/직류 컨버팅 회로를 형성하는 공정을 단순화시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력하는 챠지 펌핑부;
    상기 제2 클럭의 로우구간동안 출력단자에 상기 챠징 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제1 클럭의 로우구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력하는 출력부; 및
    상기 제1 및 제2 클럭에 응답하여 상기 출력단자로부터의 출력전압 또는 접지전압을 상기 챠지 펌핑부로 인가하여 상기 챠지 펌핑부를 온/오프시키는 레벨 부스팅부를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  2. 제1항에 있어서, 상기 챠지 펌핑부는,
    상기 제1 전압을 입력받는 입력전극, 상기 레벨 부스팅부에 연결된 제어전극 및 제1 노드에 연결된 출력전극으로 이루어지고, 상기 제1 클럭의 로우구간동안 상기 레벨 부스팅부로부터의 턴온신호에 응답하여 상기 입력전압을 출력하는 제1 트랜지스터;
    상기 제1 클럭이 입력되는 제1 단 및 상기 제1 노드에 연결된 제2 단으로 이루어지고, 상기 제1 클럭의 하이구간동안 상기 제1 노드의 전위를 상기 제1 전압으 로 승압시키는 제1 플라잉 커패시터;
    상기 제1 전압을 입력받는 입력전극, 상기 레벨 부스팅부에 연결된 제어전극 및 제2 노드에 연결된 출력전극으로 이루어지고, 상기 제2 클럭의 로우구간동안 상기 레벨 부스팅부로부터의 턴온신호에 응답하여 상기 입력전압을 출력하는 제2 트랜지스터; 및
    상기 제2 클럭이 입력되는 제1 단 및 상기 제2 노드에 연결된 제2 단으로 이루어지고, 상기 제2 클럭의 하이구간동안 상기 제2 노드의 전위를 상기 제2 전압으로 승압시키는 제2 플라잉 커패시터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  3. 제2항에 있어서, 상기 레벨 부스팅부는,
    상기 접지전압이 인가되는 입력전극, 상기 제1 클럭이 입력되는 제어전극 및 상기 제1 트랜지스터의 제어전극에 연결된 출력전극으로 이루어져, 상기 제1 클럭에 의하여 상기 제1 트랜지스터의 온/오프를 제어하는 제3 트랜지스터;
    상기 접지전압이 인가되는 입력전극, 상기 제2 클럭이 입력되는 제어전극 및 상기 제2 트랜지스터의 제어전극에 연결된 출력전극으로 이루어져, 상기 제2 클럭에 의하여 상기 제2 트랜지스터의 온/오프를 제어하는 제4 트랜지스터;
    상기 제1 트랜지스터의 제어전극에 연결된 입력전극, 상기 제2 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제2 노드의 전위에 의하여 상기 제1 트랜지스터의 온/오프를 제어하는 제5 트랜지스터; 및
    상기 제2 트랜지스터의 제어전극에 연결된 입력전극, 상기 제1 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제1 노드의 전위에 의하여 상기 제2 트랜지스터의 온/오프를 제어하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  4. 제3항에 있어서, 상기 출력부는,
    상기 제1 노드에 연결된 입력전극, 상기 제2 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제2 노드의 전위에 응답하여 승압된 상기 제1 전압을 출력하는 제7 트랜지스터; 및
    상기 제2 노드에 연결된 입력전극, 상기 제1 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제1 노드의 전위에 응답하여 승압된 상기 제2 전압을 출력하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  5. 제4항에 있어서, 상기 제1 내지 제8 트랜지스터는 PMOS 폴리 실리콘형으로 이루어진 것을 특징으로하는 직류/직류 컨버팅 회로.
  6. 제1항에 있어서, 상기 입력전압과 상기 제1 및 제2 클럭의 하이전압은 서로 동일한 전압레벨을 갖고,
    상기 제1 및 제2 전압은 상기 입력전압의 전압레벨의 2배에 대응하는 전압 레벨을 갖는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  7. 제6항에 있어서, 상기 입력전압은 0V보다 큰 전압인 것을 특징으로 하는 직류/직류 컨버팅 회로.
  8. N(2 이상의 정수)개의 승압회로를 갖는 직류/직류 컨버팅 회로에서,
    각 승압회로는,
    외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받으며, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력하는 챠지 펌핑부;
    상기 제2 클럭의 로우구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제1 클럭의 로우구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력하는 출력부; 및
    상기 제1 및 제2 클럭에 응답하여 상기 출력단자로부터의 출력전압 또는 접지전압을 상기 챠지 펌핑부로 인가하여 상기 챠지 펌핑부를 온/오프시키는 레벨 부스팅부를 포함하고,
    N개의 승압회로 중, N-(N-1)번째 승압회로 내지 N번째 승압회로의 입력단자는 이전 승압회로의 출력단자에 연결되어 이전 승압회로의 출력을 상기 입력전압으 로서 제공받는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  9. 제8항에 있어서, 상기 챠지 펌핑부는,
    상기 입력전압을 입력받는 입력전극, 상기 레벨 부스팅부에 연결된 제어전극 및 제1 노드에 연결된 출력전극으로 이루어지고, 상기 제1 클럭의 로우구간동안 상기 레벨 부스팅부로부터의 턴온신호에 응답하여 상기 입력전압을 출력하는 제1 트랜지스터;
    상기 제1 클럭이 입력되는 제1 단 및 상기 제1 노드에 연결된 제2 단으로 이루어지고, 상기 제1 클럭의 하이구간동안 상기 제1 노드의 전위를 상기 제1 전압으로 승압시키는 제1 플라잉 커패시터;
    상기 제1 전압을 입력받는 입력전극, 상기 레벨 부스팅부에 연결된 제어전극 및 제2 노드에 연결된 출력전극으로 이루어지고, 상기 제2 클럭의 로우구간동안 상기 레벨 부스팅부로부터의 턴온신호에 응답하여 상기 입력전압을 출력하는 제2 트랜지스터; 및
    상기 제2 클럭이 입력되는 제1 단 및 상기 제2 노드에 연결된 제2 단으로 이루어지고, 상기 제2 클럭의 하이구간동안 상기 제2 노드의 전위를 상기 제2 전압으로 승압시키는 제2 플라잉 커패시터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  10. 제9항에 있어서, 상기 레벨 부스팅부는,
    상기 접지전압이 인가되는 입력전극, 상기 제1 클럭이 입력되는 제어전극 및 상기 제1 트랜지스터의 제어전극에 연결된 출력전극으로 이루어지고, 상기 제1 클럭에 의하여 상기 제1 트랜지스터의 온/오프를 제어하는 제3 트랜지스터;
    상기 접지전압이 인가되는 입력전극, 상기 제2 클럭이 입력되는 제어전극 및 상기 제2 트랜지스터의 제어전극에 연결된 출력전극으로 이루어지고, 상기 제2 클럭에 의하여 상기 제2 트랜지스터의 온/오프를 제어하는 제4 트랜지스터;
    상기 제1 트랜지스터의 제어전극에 연결된 입력전극, 상기 제2 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제2 노드의 전위에 의하여 상기 제1 트랜지스터의 온/오프를 제어하는 제5 트랜지스터; 및
    상기 제2 트랜지스터의 제어전극에 연결된 입력전극, 상기 제1 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제1 노드의 전위에 의하여 상기 제2 트랜지스터의 온/오프를 제어하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  11. 제10항에 있어서, 상기 출력부는,
    상기 제1 노드에 연결된 입력전극, 상기 제2 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제2 노드의 전위에 응답하여 승압된 상기 제1 전압을 출력하는 제7 트랜지스터; 및
    상기 제2 노드에 연결된 입력전극, 상기 제1 노드에 연결된 제어전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제1 노드의 전위에 응답하여 승압된 상기 제2 전압을 출력하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  12. 제11항에 있어서, 상기 제1 내지 제8 트랜지스터는 PMOS 폴리 실리콘형으로 이루어진 것을 특징으로하는 직류/직류 컨버팅 회로.
  13. 제8항에 있어서, 상기 입력전압과 상기 제1 및 제2 클럭의 하이전압은 0V보다 크고, 서로 동일한 전압레벨을 가지며,
    상기 제1 및 제2 전압은 상기 입력전압의 전압레벨의 2배에 대응하는 전압 레벨을 갖는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  14. 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 로우구간동안 상기 입력전압으로부터 상기 제1 클럭의 로우전압만큼 다운된 제1 전압을 출력하고, 상기 제2 클럭의 로우구간동안 상기 제1 전압으로부터 상기 제2 클럭의 로우전압만큼 다운된 제2 전압을 출력하는 챠지 펌핑부;
    상기 제1 클럭의 로우구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 출력하고, 상기 제2 클럭의 로우구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 출력하는 출력부; 및
    상기 제1 및 제2 클럭에 응답하여 상기 챠지 펌핑부 및 상기 출력부의 구동을 제어하는 레벨 부스팅부를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회 로.
  15. 제14항에 있어서, 상기 챠지 펌핑부는,
    상기 입력전압을 입력받는 입력전극, 상기 레벨 부스팅부에 연결된 제어전극 및 제1 노드에 연결된 출력전극으로 이루어진 제1 트랜지스터;
    상기 제1 클럭이 입력되는 제1 단 및 상기 제1 노드에 연결된 제2 단으로 이루어지고, 상기 제1 클럭의 로우구간동안 상기 제1 클럭에 의하여 상기 제1 노드의 전위를 상기 제1 전압으로 다운시키는 제1 플라잉 커패시터;
    상기 입력전압을 입력받는 입력전극, 상기 제1 노드에 연결된 제어전극 및 제2 노드에 연결된 출력전극으로 이루어진 제2 트랜지스터; 및
    상기 제2 클럭이 입력되는 제1 단 및 상기 제2 노드에 연결된 제2 단으로 이루어지고, 상기 제2 클럭의 로우구간동안 상기 제2 클럭에 의하여 상기 제2 노드의 전위를 상기 제2 전압으로 다운시키는 제2 플라잉 커패시터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  16. 제15항에 있어서, 상기 레벨 부스팅부는,
    상기 제2 노드에 연결된 제어전극, 상기 입력전압을 입력받는 입력전극 및 제3 노드에 연결된 출력전극으로 이루어진 제3 트랜지스터;
    상기 제1 클럭이 입력되는 제1 단 및 상기 제3 노드에 연결된 제2 단으로 이루어진 제3 플라잉 커패시터;
    상기 제1 노드에 연결된 제어전극, 상기 입력전압을 입력받는 입력전극 및 상기 제4 노드에 연결된 출력전극으로 이루어진 제4 트랜지스터; 및
    상기 제2 클럭이 입력되는 제1 단 및 상기 제4 노드에 연결된 제2 단으로 이루어진 제4 플라잉 커패시터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  17. 제16항에 있어서, 상기 출력부는,
    상기 제3 노드에 연결된 제어전극, 상기 제1 노드에 연결된 입력전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제3 노드의 전위에 응답하여 다운된 상기 제1 전압을 출력하는 제5 트랜지스터; 및
    상기 제4 노드에 연결된 제어전극, 상기 제2 노드에 연결된 입력전극 및 상기 출력단자에 연결된 출력전극으로 이루어져, 상기 제4 노드의 전위에 응답하여 다운된 상기 제2 전압을 출력하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로.
  18. 제14항에 있어서, 상기 입력전압은 0V인 것을 특징으로 하는 직류/직류 컨버팅 회로.
  19. 베이스 기판, 상기 베이스 기판 상에 구비되어 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 화소 어레이, 상기 화소 어레이에 인접하여 상기 베이스 기판 상에 형성되어 상기 게이트 신호를 발생하는 게이트 구동회로 및 상기 베이스 기판 상에 형성되고 입력전압을 상기 게이트 구동회로를 위한 제1 구동전압으로 승압하여 출력하는 제1 직류/직류 컨버팅 회로를 포함하는 어레이 기판;
    상기 어레이 기판과 대향하여 결합하는 대향기판; 및
    상기 어레이 기판 상에 실장되고, 상기 화소 어레이에 상기 데이터 신호를 인가하고, 상기 게이트 구동회로에 게이트 제어신호를 인가하며, 상기 제1 직류/직류 컨버팅 회로에 상기 입력전압을 제공하는 구동칩을 포함하고,
    상기 제1 직류/직류 컨버팅 회로는,
    상기 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받고, 상기 제1 클럭의 하이구간동안 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압을 출력하고, 상기 제2 클럭의 하이구간동안 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압을 출력하는 챠지 펌핑부;
    상기 제2 클럭의 로우구간동안 출력단자에 상기 챠지 펌핑부로부터의 상기 제1 전압을 상기 제1 구동전압으로 출력하고, 상기 제1 클럭의 로우구간동안 상기 출력단자에 상기 챠지 펌핑부로부터의 상기 제2 전압을 상기 제1 구동전압으로 출력하는 출력부; 및
    상기 제1 및 제2 클럭에 응답하여 상기 제1 구동전압 또는 접지전압을 상기 챠지 펌핑부로 인가하여 상기 챠지 펌핑부를 온/오프시키는 레벨 부스팅부를 포함하는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 화소 어레이, 상기 게이트 구동회로 및 상기 제1 직류/직류 컨버팅 회로 각각은 PMOS 폴리 실리콘형 트랜지스터를 포함하고,
    상기 상기 화소 어레이, 상기 게이트 구동회로 및 상기 제1 직류/직류 컨버팅 회로는 동일한 박막 공정을 통해 동시에 상기 베이스 기판 상에 형성되는 것을 특징으로 하는 표시장치.
  21. 제19항에 있어서, 상기 구동칩은,
    메모리;
    외부로부터 제어신호 및 영상 데이터를 입력받고, 상기 메모리에 상기 영상 데이터를 리드/라이트하며, 상기 제어신호를 상기 게이트 제어신호 및 데이터 제어신호로 변환하여 출력하는 타이밍 컨트롤러;
    제2 구동전압 및 상기 데이터 제어신호에 응답하여 상기 메모리로부터 리드된 영상 데이터를 데이터 신호로 변환하여 출력하는 데이터 구동회로;
    외부로부터의 전원전압을 상기 입력전압 및 상기 제2 구동전압으로 변환하여 상기 제1 직류/직류 컨버팅 회로 및 상기 데이터 구동회로로 각각 제공하는 제2 직류/직류 컨버팅 회로를 포함하는 것을 특징으로 하는 표시장치.
  22. 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받는단계;
    상기 제1 클럭의 하이구간 및 상기 제2 클럭의 로우구간 동안 상기 제1 클럭 에 응답하여 제1 노드의 전위를 상기 입력전압으로부터 상기 제1 클럭의 하이전압만큼 승압된 제1 전압으로 상승시키는 단계;
    상기 제2 클럭에 의해서 제어되는 제2 노드의 전위에 응답하여 출력단자에 상기 제1 전압으로 상승된 상기 제1 노드의 전위를 출력하는 단계;
    상기 제1 클럭의 로우구간 및 상기 제2 클럭의 하이구간동안 상기 제2 클럭에 응답하여 상기 제2 노드의 전위를 상기 입력전압으로부터 상기 제2 클럭의 하이전압만큼 승압된 제2 전압으로 상승시키는 단계; 및
    상기 제1 클럭에 의해서 제어되는 상기 제1 노드의 전위에 응답하여 상기 출력단자에 상기 제2 전압으로 상승된 상기 제2 노드의 전위를 출력하는 단계를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로의 구동방법.
  23. 제22항에 있어서, 상기 입력전압과 상기 제1 및 제2 클럭의 하이전압은 서로 동일한 전압레벨을 갖고,
    상기 제1 및 제2 전압은 상기 입력전압의 전압레벨의 2배에 대응하는 전압 레벨을 갖는 것을 특징으로 하는 직류/직류 컨버팅 회로의 구동방법.
  24. 외부로부터 입력전압, 서로 반전된 위상을 갖는 제1 및 제2 클럭을 입력받는 단계;
    상기 제1 클럭의 로우구간 및 상기 제2 클럭의 하이구간동안 상기 제2 클럭에 응답하여 제1 노드의 전위를 상기 입력전압으로부터 상기 제1 클럭의 로우전압 만큼 다운된 제1 전압으로 하강시키는 단계;
    상기 제1 클럭의 로우구간동안 상기 제1 클럭에 응답하여 상기 제1 전압으로 다운된 상기 제1 노드의 전위를 출력단자에 출력하는 단계;
    상기 제1 클럭의 하이구간 및 상기 제2 클럭의 로우구간동안 상기 제1 클럭에 응답하여 제2 노드의 전위를 상기 입력전압으로부터 상기 제2 클럭의 로우전압만큼 다운된 제2 전압으로 하강시키는 단계; 및
    상기 제2 클럭의 로우구간동안 상기 제2 클럭에 응답하여 상기 제2 전압으로 다운된 상기 제2 노드이 전위를 출력하는 단계를 포함하는 것을 특징으로 하는 직류/직류 컨버팅 회로의 구동방법.
  25. 제24항에 있어서, 상기 입력전압은 0V인 것을 특징으로 하는 직류/직류 컨버팅 회로의 구동방법.
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