KR20080001782A - 박막 트랜지스터 및 이를 갖는 액정표시장치 - Google Patents

박막 트랜지스터 및 이를 갖는 액정표시장치 Download PDF

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박창배
안형호
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엘지.필립스 엘시디 주식회사
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Abstract

박막 트랜지스터 및 이를 갖는 표시장치가 개시되어 있다. 박막 트랜지스터는 게이트 라인과 연결되는 게이트 전극, 게이트 절연막에 의해 상기 게이트 전극과 절연되고, 상기 게이트 전극과 마주보도록 배치된 액티브층, 상기 액티브층에 전기적으로 연결된 드레인 전극 및 상기 드레인 전극을 감싸는 말굽 형상을 갖고 상기 액티브층의 노출 면적을 감소시키기 위해 상기 액티브층의 가장자리와 오버랩되며 일부가 상기 액티브층의 상기 가장자리 밖에 배치된 소오스 전극을 포함한다. 액티브층의 가장자리까지 덮도록 소오스 전극을 형성할 경우 소오스 전극 및 드레인 전극의 외부로 노출되는 액티브층의 면적이 줄어들어 광에 의한 누설 전류가 감소되고, 소오스 전극과 액티브층의 접촉면적은 증가되어 박막트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.

Description

박막 트랜지스터 및 이를 갖는 액정표시장치{THIN FILM TRANSISTOR AND LIQUID CRYSTAL DISPLAY APPARATUS HAVING THE SAME}
도 1은 종래의 하부기판에 형성된 박막트랜지스터의 평면도이다.
도 2는 본 발명의 제 1 실시예에 의한 화소영역의 평면도이다.
도 3은 도 2의 A부분을 확대하여 도시한 확대도이다.
도 4는 도 3을 I-I´선으로 절단한 단면도이다.
도 5는 본 발명의 제 2실시예에 의한 박막트랜지스터의 평면도이다.
도 6은 도 5를 II-II´선으로 절단한 단면도이다.
도 7은 본 발명에 의한 액정표시장치의 단면도이다.
본 발명은 박막트랜지스터 및 이를 갖는 액정표시장치에 관한 것이다. 보다 구체적으로, 본 발명은 소오스/드레인 전극의 외부로 노출되는 액티브 면적을 줄여 광 전류 누설을 최소화한 박막트랜지스터 및 액정표시장치에 관한 것이다.
최근 들어, 방대한 데이터를 단시간 내 처리하는 것이 가능한 정보처리장치의 기술 개발이 급속히 이루어지고 있고, 이와 함께 정보처리장치에서 처리된 데이 터를 영상으로 확인할 수 있도록 하는 표시장치의 기술 개발도 함께 진행되고 있다.
대표적인 표시장치로의 예로서는 액정표시장치를 들 수 있다. 액정표시장치는 액정(liquid crystal)을 이용하여 영상을 표시하는 것으로, 액정은 전계에 대응하여 배열이 변경되는 전기적 특성 및 배열에 대응하여 광투과율이 변경되는 광학적 특성을 갖는다. 액정표시장치는 이와 같은 액정의 전기적 특성 및 광학적 특성을 이용하여 영상을 표시한다.
액정을 이용하여 영상을 표시하는 액정표시장치는 액정을 구동하여 영상을 표시하기 위한 액정 제어 파트 및 액정 제어 파트에 영상을 표시하는데 필요한 광을 제공하는 광 공급 파트를 포함한다.
이들 중 액정 제어 파트는 서로 소정간격 이격되고 상호 마주보도록 배치되어 액정을 구동하기 위한 전계를 발생시키는 하부기판 및 상부기판, 하부기판 및 상부 기판들 사이에 주입된 액정층을 포함한다.
도 1은 종래의 하부기판에 형성된 박막트랜지스터의 평면도이다.
도 1을 참조하면, 하부 기판(1)은 평면상에서 보았을 때 하부기판(1)의 가로 방향으로 형성되는 게이트 라인(2), 하부기판(1)의 세로 방향으로 형성되며 게이트 라인(2)과 교차되는 데이터 라인(4), 게이트 라인(2) 및 데이터 라인(4)에 의해 정해진 화소영역(6) 내에 배치되는 박막트랜지스터(10) 및 화소영역(6) 내에 배치되고 박막트랜지스터(10)와 전기적으로 연결되는 화소전극(8)을 포함한다.
박막트랜지스터(10)는 게이트 전극(12), 액티브층(13), 소오스 전극(14) 및 드레인 전극(15)을 포함한다.
게이트 전극(12)은 게이트 라인(12) 상에 형성되며 게이트 라인(2)의 면적보다 더 넓다. 액티브층(13)은 게이트 절연막(도시 안됨)에 의해 게이트 전극(12)과 절연되고, 게이트 전극(12)과 오버랩되어 게이트 전극(12) 내에 형성된다.
한편, 소오스 전극(14)은 데이터 라인(4)에서 액티브층(13) 쪽으로 분기되어 액티브층(13) 내에 형성되며 액티브층(13)과 접촉된다. 평면상에서 보았을 때, 소오스 전극(14)은 화소전극(8)과 대향되는 면이 개구된 말굽 형상을 갖는다.
드레인 전극(15)의 소오스 전극(14)과 함께 형성되고, 액티브층(13)으로부터 화소영역(6)의 소정부분까지 연장된다. 드레인 전극(15)의 일측단부는 말굽형상의 소오스 전극(14)에 의해 감싸여진 상태로 액티브층(13)과 접촉되고, 드레인 전극(15)의 타측 단부는 컨택홀(16)을 통해 화소전극(8)과 전기적으로 연결된다.
여기서, 게이트 전극(12)의 크기는 액티브층(13)의 크기보다 커 액티브층(13)이 게이트 전극(12) 내에 위치한다. 그리고, 소오스 전극(14)을 형성할 때 액티브층(13)의 외부로 소오스 전극(14)이 벗어나 나는 것을 방지하기 위해 액티브층(13)의 크기는 소오스 전극(14)의 크기보다 크게 형성된다. 따라서, 소오스 전극(14)은 액티브층(13) 내에 위치한다.
이와 같이 액티브층(13)의 크기를 소오스 전극(14)의 크기보다 크게 형성할 경우, 소오스 전극(14)의 외측으로 액티브층(13)이 많이 노출된다. 그러면, a-Si 물질로 형성된 액티브층(13) 중 소오스 전극(14) 및 드레인 전극(15)의 외부로 노출된 부분에서 산란된 광에 반응하여 전자가 방출되는 광전효과가 발생되고, 광전 효과에 의해 누설 전류가 발생되어 박막트랜지스터(10)의 특성이 저하되는 문제점이 있다.
이러한, 광전효과에 의한 누설 전류는 소오스/드레인 전극(14, 15)의 외부로 노출되는 액티브층(13)의 면적이 넓을수록 더 많이 발생되어 액정표시장치의 표시 품질을 저하시킨다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 소오스/드레인 전극의 외부로 노출되는 액티브 면적을 줄여 광전효과에 의한 누설전류를 최소화한 박막트랜지스터를 제공함에 있다.
또한, 본 발명의 목적은 소오스/드레인 전극의 외부로 노출되는 액티브 면적을 줄여 광전효과에 의한 누설전류를 최소화한 박막트랜지스터를 포함하는 액정표시장치를 제공함에 있다.
이와 같은 본 발명의 하나의 목적을 구현하기 위해서, 본 발명에 의한 박막 트랜지스터는 게이트 라인과 연결되는 게이트 전극, 게이트 절연막에 의해 상기 게이트 전극과 절연되고, 상기 게이트 전극과 마주보도록 배치된 액티브층, 상기 액티브층에 전기적으로 연결된 드레인 전극 및 상기 드레인 전극을 감싸는 말굽 형상을 갖고 상기 액티브층의 노출 면적을 감소시키기 위해 상기 액티브층의 가장자리와 오버랩되며 일부가 상기 액티브층의 상기 가장자리 밖에 배치된 소오스 전극을 포함한다.
본 발명의 다른 목적을 구현하기 위한 액정표시장치는 복수개의 게이트 라인들, 게이트 절연막에 의해 상기 게이트 라인과 절연되고, 상기 게이트 라인과 교차되는 복수개의 데이터 라인들, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 절연막에 의해 상기 게이트 전극과 절연되고, 상기 게이트 전극과 마주보도록 배치된 액티브층, 상기 액티브층에 전기적으로 연결된 드레인 전극 및 상기 드레인 전극을 감싸는 말굽 형상을 갖고 상기 액티브층의 노출 면적을 감소시키기 위해 상기 액티브층의 가장자리와 오버랩되며 일부가 상기 액티브층의 상기 가장자리 밖에 배치된 소오스 전극을 포함하는 박막트랜지스터, 상기 드레인 전극과는 전기적으로 연결되는 화소 전극을 포함하는 하부기판, 상기 하부기판과 마주보도록 배치되는 상부기판 및 상기 하부기판과 상기 상부기판 사이에 개재되는 액정층을 포함한다.이하, 본 발명에 의한 박막트랜지스터 및 액정표시장치에 대한 다양한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
박막트랜지스터
실시예 1
도 2는 본 발명의 제 1 실시예에 의한 화소영역의 평면도이고, 도 3은 도 2의 A부분을 확대하여 도시한 확대도이다.
도 2 및 도 3을 참조하면, 화소영역(106)을 포함하는 하부기판(100)을 평면상에서 보았을 때, 하부기판(100)은 복수개의 게이트 라인(102), 복수개의 데이터 라인(104), 박막트랜지스터(100)들 및 화소전극(108)들을 포함하며, 이들은 하부기판(100)에 매트릭스 형태로 배열된다.
평면상에서 보았을 때 게이트 라인(102)은 하부기판(100)의 가로 방향으로 형성되고, 데이터 라인(104)은 게이트 절연막(103; 도 4참조)에 의해 게이트 라인(102)과 절연되고, 하부기판(100)의 세로방향으로 형성되어 게이트 라인(102)과 교차된다.
박막트랜지스터(110)는 게이트 라인(102) 및 데이터 라인(104)의 교차로 인해 정해진 화소영역(106) 내에 배치되며, 게이트 라인(102), 데이터 라인(104) 및 화소전극(108)과 전기적으로 연결된다. 이러한, 박막트랜지스터(110)는 평면상에서 보았을 때 게이트 전극(112), 액티브층(113), 소오스 전극(114) 및 드레인 전극(115)을 포함한다.
게이트 전극(112)은 게이트 라인(12)에 형성되는데, 게이트 전극(112)은 게이트 라인(102)에서 확장되어 게이트 라인(102)의 면적보다 더 넓은 면적을 갖는다. 액티브층(113)은 게이트 절연막(103)에 의해 게이트 전극(112)과 절연되고, 게이트 전극(112) 상부에 게이트 전극(112)과 오버랩되어 형성된다. 액티브층(113)의 크기는 게이트 전극(112)의 크기보다 작게 형성되어 게이트 전극(112) 내에 위치한다. 바람직하게, 액티브층(113)은 a-Si 계열의 물질로 형성된다.
한편, 소오스 전극(114)은 데이터 라인(104)에서 액티브층(113) 쪽으로 분기되어 액티브층(113)의 상부에 형성되며, 액티브층(113)에 접촉된다. 소오스 전극(114)은 화소전극(108)과 대향되는 면이 개구된 말굽 형상을 가지고, 액티브층(113)의 가장자리를 감싸 소오스 전극(114)의 외부로 노출되는 액티브층(113)의 면적을 최소화한다. 여기서, 액티브층(113)의 면적은 종래의 액티브층(13; 도 1참 조) 면적과 동일하며, 소오스 전극(114)의 면적은 종래의 소오스 전극(14; 도 1참조)에 비해 증가되어 액티브층(113)의 가장자리를 감싼다.
이와 같이 소오스 전극(114)이 액티브층(113)의 가장자리를 감싸 소오스 전극(114)의 외부로 노출되는 액티브층(113)의 면적이 줄어들 경우, 산란된 광에 의해 발생되는 누설 전류도 현저하게 줄어들어 박막트랜지스터(110)의 특성이 향상된다.
바람직하게, 액티브층(113)의 가장자리는 도 3에서 점선으로 표시한 바와 같이 소오스 전극(114)의 중앙과 대응되는 부분에 위치한다.
드레인 전극(115)은 소오스 전극(114)과 동일한 평면상에 위치하며, 소오스 전극(114)과 소정간격 이격된다. 이러한, 드레인 전극(115)은 액티브층(113)에서부터 소오스 전극(114)의 개구된 부분을 지나 화소영역(106)의 소정부분 부분까지 연장되고, 드레인 전극(115)의 일측단부는 액티브층에 접촉된다.
화소전극(108)은 화소영역 내에 배치되고, 보호막(107; 도 4참조)을 개구시키는 콘택홀(116)을 통해 드레인 전극(115)의 타측단부와 연결된다.
도 4는 도 3을 I-I´선으로 절단한 단면도이다.
도 4에 도시된 바와 같이 박막트랜지스터(110) 및 화소전극(108)을 단면으로 보면, 하부기판(100)의 상부면에 게이트 라인(102)에서 확장된 게이트 전극(112)이 형성되고, 게이트 라인(102) 및 게이트 전극(112)을 포함한 하부 기판(100)의 전면을 게이트 절연막(103)이 덮는다. 그리고, 게이트 절연막(103)의 상부면 중 게이트 전극(112)에 대응하여 a-Si 물질의 액티브층(113)이 형성되는데, 액티브층(113)의 크기는 게이트 전극(112)의 크기보다 작게 형성된다.
액트브층(113)의 상부면에는 소오스 전극(114) 및 소오스 전극(114)으로부터 소정간격 이격되어 드레인 전극(115)이 형성되며, 드레인 전극(115)의 일측단부는 액티브층(113)에 접촉된다. 여기서, 소오스 전극(114)은 소오스 전극(114)의 외부로 액티브층(113)이 노출되지 않도록 액티브층(113)의 가장자리를 덮는데, 액티브층(113)의 가장자리는 소오스 전극(114)의 중앙부분과 대응되는 부분에 위치한다.
한편, 소오스 전극(114) 및 드레인 전극(115)의 상부면에 이들을 포함한 하부기판(100)의 전면을 덮는 보호막(107)이 형성되는데, 보호막(107) 중 드레인 전극(115)의 타측단부와 대응하는 부분에 콘택홀(116)이 형성된다.
마지막으로, 보호막(107)의 상부면 중 화소영역(106)과 대응하는 부분에 화소전극(108)이 형성되고, 화소전극(108)은 콘택홀을 통해 드레인 전극(115)과 연결된다.
본 실시예에서 설명한 바와 같이 소오스 전극이 액티브층의 가장자리를 덮어 소오스 전극 및 드레인 전극의 외부로 노출되는 면적이 줄어들 경우 광에 의한 누설전류도 감소되기 때문에 박막트랜지스터의 특성이 향상되고, 이로 인해 액정표시장치의 표시 품질도 향상된다.
실시예 2
도 5는 본 발명의 제 2실시예에 의한 박막트랜지스터의 평면도이고, 도 6은 도 5를 II-II´선으로 절단한 단면도이다. 본 발명의 제 2실시예에 의한 박막트랜 지스터는 액티브층과 소오스 전극을 제외하면 앞서 설명한 실시예 1의 박막트랜지스터와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호를 부여하기로 한다.
본 발명의 실시예 2는 액티브층과 소오스 전극의 접촉면적을 증가시켜 실시예 1에서 보다 박막트랜지스터의 특성을 더 향상시킨다.
즉, 게이트 전극(112) 내에 위치하는 액티브층(113)은 a-Si 계열의 물질로 형성되며, 액티브층(113)의 면적은 실시예 1의 액티브층(13; 도 1참조) 면적과 동일하다.
한편, 데이터 라인(104)에서 액티브층(113) 쪽으로 분기되어 액티브층(113)의 상부에 형성되는 소오스 전극(114)은 실시예 1의 소오스 전극(114)의 면적보다는 작고, 종래의 소오스 전극(14)의 면적보다는 크다. 따라서, 본 실시예에 의한 소오스 전극(114)의 외측 가장자리는 도 5 및 도 6에 도시된 바와 같이 액티브층(113)의 가장자리와 일치한다.
이와 같이 액티브층(113)의 가장자리와 소오스 전극(114)의 외측 가장자리가 일치되면, 소오스 전극(114)의 외부로 액티브층(113)의 가장자리가 노출되지 않아 액티브층(113)의 노출면적이 줄어든다. 그리고, 액티브층(113)과 소오스 전극(114)의 접촉면적은 종래 및 실시예 1에서보다 넓어져 박막트랜지스터(110)의 특성을 더욱 향상시킬 수 있다.
액정표시장치
실시예 1
도 7은 본 발명에 의한 액정표시장치의 단면도이다.
도 7을 참조하면, 액정표시장치는 하부기판, 상부 기판 및 상부기판과 하부기판 사이에 개재되며 전계에 대응하여 배열이 변경되는 액정층을 포함한다.
하부기판(200)에는 게이트 라인과 데이터 라인이 교차되어 형성된 영역인 화소영역들이 매트릭스 형태로 배열되고, 화소영역 내에는 박막트랜지스터(210) 및 화소전극(208)이 배치된다.
도 7을 참조하면, 박막트랜지스터(210)는 게이트 라인, 데이터 라인 및 화소전극(208)과 전기적으로 연결된다. 이러한, 박막트랜지스터(210)는 게이트 전극(212), 액티브층(213), 소오스 전극(214) 및 드레인 전극(215)을 포함한다.
게이트 전극(212)은 게이트 라인에 형성되는데, 게이트 전극(212)은 게이트 라인에서 확장되어 게이트 라인의 면적보다 더 넓은 면적을 갖는다.
액티브층(213)은 게이트 라인 및 게이트 전극(212)을 포함한 하부 기판(200)의 전면을 게이트 절연막(203)의 상부면 중 게이트 전극(212)에 대응되는 부분에 위치하며 a-Si 물질로 형성된다. 액티브층(213)의 크기는 게이트 전극(212)의 크기보다 작게 형성된다.
소오스 전극(214) 및 드레인 전극(215)은 액티브층(213)과 접촉되도록 액티브층(213)의 상부면에 형성되며, 소오스 전극(214) 및 드레인 전극(215)은 상호 소정간격 이격된다. 소오스 전극(214)은 데이터 라인에서 액티브층(213) 쪽으로 분기되며, 화소전극(208)과 대향되는 면이 개구된 말굽 형상을 가진다. 이와 같이 형성된 소오스 전극(214)은 소오스 전극(214)의 외부로 액티브층(213)이 노출되지 않도 록 액티브층(213)의 가장자리를 덮는데, 액티브층(213)의 가장자리는 소오스 전극(214)의 중앙부분과 대응되는 부분에 위치할 수도 있고, 소오스 전극(214)의 외측 가장자리와 대응되도록 위치할 수도 있다.
이와 같이 소오스 전극(214)이 액티브층(213)의 가장자리를 감싸 소오스 전극(214)의 외부로 노출되는 액티브층(213)의 면적이 줄어들 경우, 산란된 광에 의해 발생되는 누설 전류도 현저하게 줄어들어 박막트랜지스터(210)의 특성이 향상된다.
한편, 드레인 전극(215)은 액티브층(213)에서부터 소오스 전극(214)의 개구된 부분을 지나 화소영역(206)의 소정부분 부분까지 연장된다.
화소전극(208)은 소오스 전극(214) 및 드레인 전극(215)을 덮는 보호막(207)의 상부면 중 화소영역(206)과 대응하는 부분에 형성되고, 화소전극(208)은 보호막(207)에 형성된 콘택홀을 통해 드레인 전극(215)의 타측단부에 연결된다.
상부기판(300)은 하부기판(200)과 소정간격 이격되며, 하부기판(200)과 대향되도록 배치된다. 상부기판(300) 중 하부기판(200)과 마주보는 면에는 빛을 차단하는 블랙 매트릭스(310), 영상의 색을 표시해주는 컬러필터(320) 및 공통전극(330)이 형성된다.
블랙 매트릭스(310)는 화소전극(208)과 대응되는 영역을 제외한 상부기판(300)의 전면에 형성되고, 컬러필터(320)는 화소전극(208)과 대응되는 부분에 형성된다. 그리고, 공통전극(230)은 화소전극(208)과 함께 액정을 구동시키는 전계를 발생시키는 것으로, 블랙 매트릭스(310) 및 컬러필터(320)를 덮도록 상부기판(300) 의 전면에 형성된다.
이상에서 상세하게 설명한 바와 같이 액티브층의 가장자리까지 덮도록 소오스 전극을 형성할 경우 소오스 전극 및 드레인 전극의 외부로 노출되는 액티브층의 면적이 줄어들어 광에 의한 누설 전류가 감소되고, 소오스 전극과 액티브층의 접촉면적은 증가되어 박막트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 게이트 라인과 연결되는 게이트 전극;
    게이트 절연막에 의해 상기 게이트 전극과 절연되고, 상기 게이트 전극과 마주보도록 배치된 액티브층;
    상기 액티브층에 전기적으로 연결된 드레인 전극; 및
    상기 드레인 전극을 감싸는 말굽 형상을 갖고 상기 액티브층의 노출 면적을 감소시키기 위해 상기 액티브층의 가장자리와 오버랩되며 일부가 상기 액티브층의 상기 가장자리 밖에 배치된 소오스 전극을 포함하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 액티브층의 가장자리는,평면상에서 보았을 때, 상기 소오스 전극의 중앙부분과 겹치도록 배치된 것을 특징으로 하는 박막트랜지스터.
  3. 복수개의 게이트 라인들, 게이트 절연막에 의해 상기 게이트 라인과 절연되고, 상기 게이트 라인과 교차되는 복수개의 데이터 라인들, 상기 게이트 라인과 연결되는 게이트 전극, 상기 게이트 절연막에 의해 상기 게이트 전극과 절연되고, 상기 게이트 전극과 마주보도록 배치된 액티브층, 상기 액티브층에 전기적으로 연결된 드레인 전극 및 상기 드레인 전극을 감싸는 말굽 형상을 갖고 상기 액티브층의 노출 면적을 감소시키기 위해 상기 액티브층의 가장자리와 오버랩되며 일부가 상기 액티브층의 상기 가장자리 밖에 배치된 소오스 전극을 포함하는 박막트랜지스터, 상기 드레인 전극과는 전기적으로 연결되는 화소 전극을 포함하는 하부기판;
    상기 하부기판과 마주보도록 배치되는 상부기판; 및
    상기 하부기판과 상기 상부기판 사이에 개재되는 액정층을 포함하는 액정표시장치.
  4. 제1항에 있어서, 상기 액티브층의 가장자리는,평면상에서 보았을 때, 상기 소오스 전극의 중앙부분과 겹치도록 배치된 것을 특징으로 하는 액정표시장치.
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