KR20080001039A - 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 - Google Patents

최적화된 저역통과여파기를 갖는 ｐｌｌ회로 Download PDF

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Abstract

본 발명은 PLL(phase-locked loop)회로에서 주파수 분주기(N-divider)를 사용하는 경우에 분주값(N)에 따라 달라지는 PLL내의 저역통과여파기의 최적화된 소자값을 갖는PLL회로에 관한 것으로, 이를 위해 본 발명 PLL회로는 주파수분주기(N-DIVIDER)를 사용하는 PLL회로에 있어서, 상기 주파수분주기의 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 저역통과여파기부를 포함한다.
PLL(Phase-locked loop), 주파수 분주기, 저역통과여파기(low pass filter)

Description

최적화된 저역통과여파기를 갖는 ＰＬＬ회로{PLL CIRCUIT THAT HAVE OPTIMIZED LOW PASS FILTER}
도 1은 종래의 PLL회로의 구성도.
도 2는 종래의 PLL에 쓰이는 2차 저역통과여파기 구성도.
도 3은 본 발명에 따른 PLL회로의 일실시예 구성도.
도 4는 본 발명에 따른 PLL회로의 저역통과여파기 일실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
301: 위상 주파수 검출부 302: 차지펌프부
303: 소자값변경수단+저역통과여파기
304: 전압제어발진기 305: 주파수 분주기
306: 신호변환부 307: 저역통과여파기부
401: C1 402: C2
403: R 404: 소자값변경수단
본 발명은 PLL에 관한 것으로, PLL(phase-locked loop)은 반도체 메모리, RF를 포함한 유무선 통신 시스템등 여러 분야에서의 활용이 가능한 장치로서 위상 조절기, 주파수 합성기, 클럭분배 시스템(clock distribution system)등에 사용되는 출력 신호의 주파수를 항상 일정하게 유지하도록 구성된 회로이다.
도 1은 종래의 PLL회로의 구성도이다.
도 1에 도시된 바와 같이 종래의 PLL은 위상 주파수 검출부(phase frequency detector)(101), 차지펌프부(102), 저역통과여파기(low pass filter, loop filter)(103), 전압제어발진기(VCO)(104) 및 주파수분주기(N-divider)(105)로 구성되며, 도면에 도시되어 있지는 않으나 필요에 따라 프리스케일러(prescaler), 시그마 델타 모듈레이터(sigma-delta modulator)등이 더 구비되기도 한다.
위상 주파수 검출부(101)는 입력 동기신호(fdiv)와 기준 동기신호(fref)의 위상 및 주파수를 비교하여 업 신호 또는 다운 신호를 출력한다.
차지펌프부(102)는 상기 업 신호 또는 다운 신호에 따라 저역통과여파기(103)의 충전 또는 방전을 제어한다.
저역통과여파기(103)는 위상 주파수 검출부(101)와 차지펌프부(102)에서 출력하는 에러 신호의 잡음을 걸러내고 PLL의 피드백 루프를 보상하는 역할을 한다. 즉, 저역통과여파기(103)를 사용함으로써 제어전압의 급격한 변화를 방지하고 잡음 제거를 하며 충분한 위상 마진을 확보함으로써 PLL을 안정하게 한다.
전압제어발진기(VCO)(104)는 입력 전압(저역통과여파기의 출력전압)에 비례하는 주파수를 갖는 소정의 신호를 출력하는 역할을 한다.
주파수분주기(N-divider)(105)는 전압제어발진기(104)에서 형성된 신호를 위상 주파수 검출기(101)로 전달하는 역할을 수행하는데 이때 주파수분주기(104)의 분주값(N)에 따라서 전압제어발진기(104)의 출력 주파수가 변하게 된다.
여기서 주파수분주기(105)는 입력되는 코드에 따라서 그 분주값(N)이 결정되는데 N=2일때 전압제어발진기(105)의 주파수는 N=1일때보다 2배가 된다. 이렇게 N값을 입력코드에 따라서 조절해 전압제어발진기(105)의 주파수를 가변할 경우에는 여러가지 응용이 가능하지만 N값에 따라서 PLL의 설계시 고려한 요인에 영향을 주게된다. N값에 따라서 가장 많은 영향을 받는 것은 저역통과여파기(103)이며 N값에 따라 저역통과여파기(103)의 소자 값을 조절해야만 적절한 주파수마진(phase margin)의 안정성을 가지고 적절한 잠금시간(locking time)을 갖는 최적화된 PLL을 구성할 수가 있다.
도 2는 종래의 PLL에 쓰이는 2차 저역통과여파기 구성도이다.
종래의 PLL에 쓰이는 2차 저역통과여파기는 도면에 도시된 바와 같이 C1, C2의 2개의 축전지와 한개의 저항(R)으로 구성되며 낮은 주파수의 신호만 통과시키는 역할을 한다. 이때 상기 C1, C2, R의 소자값은 N값에 따라 적절히 변경해 주어야 최적화된 저역통과여파기를 설계할 수 있다.
종래와 같은 구성의 PLL은 이미 정해진 소자값을 가지는 저역통과여파기를 사용하기 때문에 N값을 변경할 경우 이에따라 저역통과여파기를 최적화하는 것이 불가능하다. 따라서 적절한 주파수마진(phase margin)의 안정성을 가지고 적절한 잠금시간(locking time)을 갖는 PLL회로를 구현하는 것이 어렵다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 주파수분주기의 분주값(N)에 따라 PLL회로의 저역통과여파기를 최적화하려는데 그 목적이 있다.
주파수분주기의 분주값(N)에 따라 최적화된 저역통과여파기를 갖는 PLL회로를 제공하기 위해서는 분주값(N)에 따른 R, C1, C2의 최적값이 어떻게 변하는지를 알아야 한다. 다음의 표 1은 N값에 따라 최적화된 저역통과여파기의 소자값을 나타낸다.
N값 C1(F) C2(F) R(ohm)
1 1.08p 10.5p 9.9k
2 0.361p 5.26p 19k
4 0.271p 2.63p 39k
8 0.135p 1.3p 79k
16 0.0678p 0.66p 158.4k
(*설계조건 Kvco=140Mhz/V, Icp=0.025mA, Loop BW=5Mhz, PM=56)
즉, N값이 증가함에 따라 C1, C2값은 1/N값에 비례하며, R값은 N값에 비례하여 증가하는 것을 볼 수 있다. 따라서 PLL회로의 저역통과여파기를 최적화하기 위해서는 C1, C2값은 1/N에 비례하게 R값은 N값에 비례하게 변경해야 한다.
상기한 목적을 달성하기 위한 본 발명은 주파수분주기(N-DIVIDER)를 사용하는 PLL회로에 있어서, 상기 주파수분주기의 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 저역통과여파기부를 포함하는 PLL회로를 제공한다.
또한, 입력 동기신호와 기준동기신호의 위상 및 주파수를 비교하여 신호를 출력하는 위상 주파수 검출부; 상기 위상주파수 검출부의 신호에 따라 저역통과여파기부의 충전 방전을 제어하는 차지펌프부; 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 상기 저역통과여파기부; 상기 저역통과여파기부의 출력전압에 비례하는 주파수를 갖는 신호를 출력하는 전압제어발진기; 및 상기 전압제어발진기의 신호를 분주값(N)에 따라 분주하여 상기 위상 주파수검출부로 전달하는 주파수분주기를 포함하는 PLL회로를 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 PLL회로의 일실시예 구성도이다.
도 3에 도시된 바와 같이 본 발명에 따른 최적화된 저역통과여파기를 갖는 PLL회로는 상기 도 1에서 설명한 것과 같은 종래의 PLL회로의 저역통과여파기(103)가 주파수분주기의 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 저역통과여파기부(307)로 대체되었다.
상기 저역통과여파기부(307)는 상기 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따를 신호를 출력하는 신호변환부(306); 저역통과여파기(303); 및 상기 신호변환부의 출력신호를 입력받아 상기 저역통과여파기의 소자값을 변경시키는 소자값변경수단(303)을 포함한다.
상기 신호변환부(306)는 주파수분주기(305)의 분주값(N)을 정하기 위한 코드를 주파수분주기(305)와 함께 입력받아 분주값(N)에 따른 신호를 생성하는데, 상세하게는 입력코드의 N값과 동일한 수의 '하이' 신호를 생성한다. 즉, 신호변환부(306)에는 여러 개의 출력단자가 있는데 그 중에 N값과 동일한 수의 단자에서는 '하이' 신호가 출력되고 나머지 단자에는 '로우' 신호가 출력된다. 이러한 신호변환부(306)로는 종래의 써모미터인코더(Thermometer encoder)가 사용될 수 있다.
표 2는 분주값을 정하기 위한 코드가 입력되었을 때 주파수분주기(305)의 분주값(N) 및 신호변환부(써모미터인코더)(306)의 출력을 나타낸 것이다.
입력코드 N값 신호변환부 출력
1 0001 1 0000000000000001
2 0010 2 0000000000000011
3 0011 3 0000000000000111
4 0100 4 0000000000001111
5 0101 5 0000000000011111
6 0110 6 0000000000111111
7 0111 7 0000000001111111
8 1000 8 0000000011111111
9 1001 9 0000000111111111
10 1010 10 0000001111111111
11 1011 11 0000011111111111
12 1100 12 0000111111111111
13 1101 13 0001111111111111
14 1110 14 0011111111111111
15 1111 15 0111111111111111
상기 표 2는 16개의 출력단자를 갖는 써모미터인코더를 사용할 경우의 신호변환부(306)의 출력을 나타낸 것이며 N값이 1인 경우 1개의 단자에서는 '하이' 신호 나머지 15개의 단자에서는 '로우' 신호가 출력되는 것을 확인할 수 있다.
상기 소자값변경수단과 저역통과여파기(303)는 도 4와 함께 설명한다.
도 4는 본 발명에 따른 PLL회로의 저역통과여파기 일실시예 구성도이다.
도 4에 도시된 바와 종래의 C1(401), C2(402), R(403) 소자를 각각 C11~C18, C21~C28, R1~R8의 8개씩의 소자(임의의 복수 개가 가능하나 설명의 편의를 위해 8개인 경우를 설명한다.)를 직렬로 연결하여 구성하였으며, 여기에 각 소자의 소자값을 조정하기 위한 소자값변경수단(404)이 C11~C18, C21~C28, R1~R8 하나의 소자마다 각각 병렬로 연결되어 있다.
상기 소자값변경수단(404)은 상기 C11~C18, C21~C28, R1~R8을 신호변환부(306) 출력단의 출력중 '하이'의 갯수만큼 개방시키고 나머지는 단락시키는 역할을 한다.
상기 소자값변경수단(404)은 복수의 PMOS 트랜지스터로 구성될 수 있는데, 이 경우 PMOS 트랜지스터의 게이트에 신호변환부(306)의 출력단자(A1~A8)가 하나씩 연결되며, 드레인과 소스는 상기 소자(C11~C18, C21~C28, R1~R8)에 병렬로 연결된다.
상기 소자값변경수단(404)은 복수의 NMOS트랜지스터로 구성될 수도 있으며, 이 경우에는 NMOS트랜지스터의 게이트에 신호변환부(306)의 출력단자(A1~A8)를 한번 반전시킨 단자(AB1~AB8)가 연결되며, 드레인과 소스는 상기 소자(C11~C18, C21~C28, R1~R8)에 병렬로 연결하면 된다.
또한, 상기 소자값변경수단(404)는 스위칭 동작을 더 확실히 하기 위해 도면에 도시된 바와 같이 PMOS, NMOS 트랜지스터를 병렬로 연결하여 같이 사용할 수도 있다.
그 동작을 설명하면, N=1일 때 신호변환부(306)의 A1단자에만 '하이' 신호가 출력되고 나머지 단자(A2~A8)에는 '로우' 신호가 출력된다. 그 결과 C11, C21, R1의 소자들만 동작을 하게 되고, 나머지 소자들은 소자값변경수단(404)에 의해 단락되어 동작을 하지 못한다.
또한 N=2일 때에는 C11~C12, C21~C22, R1~R2의 소자들만 동작을 하게 되고 나머지 소자들은 단락되어 C1(401)의 소자값은
Figure 112006046589181-PAT00001
의 관계가 성립하여 C1=
Figure 112006046589181-PAT00002
가 되고 마찬가지로 C2(402)의 소자값은 C2=
Figure 112006046589181-PAT00003
가 된다. 또한 R(403)=R1+R2가 된다.
표 1에서의 N=1일때의 최적의 소자값 즉, C11~C18=1.08p, C21~C28=10.5p, R1~R8=9.9k 로 소자값을 세팅하면 N값이 증가함에 따라 C1,C2 전체의 소자값은 각각 1.08p/N, 10.5p/N 이 되고 R 전체의 소자값은 9.9k*N 이 된다.
따라서 주파수 분주값(N)에 따라 PLL의 저역통과여파기(303)는 최적화된 소자값을 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 PLL회로에 있어서, 주파수 분주값(N)을 변화시키더라도 저역통과여파기의 저항, 축전지 등의 소자값을 각각 N값에 따라 최적화하기 때문에 적절한 주파수마진(phase margin)의 안정성을 가지고 적절한 잠금시간(locking time)을 갖는 최적화된 PLL을 구성할 수 있는 효과가 있다.

Claims (20)

  1. 주파수분주기(N-DIVIDER)를 사용하는 PLL회로에 있어서,
    상기 주파수분주기의 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 저역통과여파기부
    를 포함하는 PLL회로.
  2. 제 1항에 있어서,
    상기 저역통과여파기부는,
    상기 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따를 신호를 출력하는 신호변환부;
    저역통과여파기; 및
    상기 신호변환부의 출력신호를 입력받아 상기 저역통과여파기의 소자값을 변경시키는 소자값변경수단
    을 포함하는 것을 특징으로 하는 PLL회로.
  3. 제 2항에 있어서,
    상기 신호변환부는,
    분주값(N)과 동일한 수의 출력단자에는 '하이' 나머지 단자에는 '로우' 신호를 출력하는 것을 특징으로 하는 PLL회로.
  4. 제 2항에 있어서,
    상기 소자값 변경수단의 소자값 변경은,
    상기 저역통과여파기의 복수의 직렬로 연결된 저항 및 복수의 직렬로 연결된 축전지 각각을 단락 또는 개방시켜 이루어지는 것을 특징으로 하는 PLL회로.
  5. 제 3항에 있어서,
    상기 소자값 변경수단은,
    상기 저역통과여파기의 복수의 직렬로 연결된 저항을 상기 신호변환부의 출력중 '하이'의 갯수만큼 개방시키고 나머지는 단락시키며,
    상기 저역통과여파기의 복수의 직렬로 연결된 축전지를 상기 신호변환부의 출력중 '하이'의 갯수만큼 개방시키고 나머지는 단락시키는 것을 특징으로 하는 PLL회로.
  6. 제 5항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수의 PMOS트랜지스터로 구성된 것을 특징으로 하는 PLL회로.
  7. 제 5항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호를 반전시킨 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수의 NMOS트랜지스터로 구성된 것을 특징으로 하는 PLL회로.
  8. 제 5항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수의 PMOS트랜지스터를 더 포함하는 것을 특징으로 하는 PLL회로.
  9. 제 4항 내지 8항 중 어느 하나의 항에 있어서,
    상기 복수의 직렬로 연결된 저항 및 상기 복수의 직렬로 연결된 축전지 하나의 소자값은,
    주파수분주기의 분주값(N)이 1일때 최적화된 소자값을 갖는 것을 특징으로 하는 PLL회로.
  10. 제 2항 내지 8항 중 어느 하나의 항에 있어서,
    상기 신호변환부는 써모미터 인코더(Thermometer encoder)인 것을 특징으로 하는 PLL회로
  11. 입력 동기신호와 기준동기신호의 위상 및 주파수를 비교하여 신호를 출력하는 위상 주파수 검출부;
    상기 위상주파수 검출부의 신호에 따라 저역통과여파기부의 충전 방전을 제어하는 차지펌프부;
    분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따라 최적화되는 상기 저역통과여파기부;
    상기 저역통과여파기부의 출력전압에 비례하는 주파수를 갖는 신호를 출력하는 전압제어발진기; 및
    상기 전압제어발진기의 신호를 분주값(N)에 따라 분주하여 상기 위상 주파수검출부로 전달하는 주파수분주기
    를 포함하는 PLL회로.
  12. 제 11항에 있어서,
    상기 저역통과여파기부는,
    상기 분주값(N)을 결정하기 위한 신호를 입력받아 분주값에 따를 신호를 출력하는 신호변환부;
    저역통과여파기; 및
    상기 신호변환부의 출력신호를 입력받아 상기 저역통과여파기의 소자값을 변경시키는 소자값변경수단
    을 포함하는 것을 특징으로 하는 PLL회로.
  13. 제 12항에 있어서,
    상기 신호변환부는,
    분주값(N)과 동일한 수의 출력단자에는 '하이' 나머지 단자에는 '로우' 신호를 출력하는 것을 특징으로 하는 PLL회로.
  14. 제 12항에 있어서,
    상기 소자값 변경수단의 소자값 변경은,
    상기 저역통과여파기의 복수의 직렬로 연결된 저항 및 복수의 직렬로 연결된 축전지 각각을 단락 또는 개방시켜 이루어지는 것을 특징으로 하는 PLL회로.
  15. 제 13항에 있어서,
    상기 소자값 변경수단은,
    상기 저역통과여파기의 복수의 직렬로 연결된 저항을 상기 신호변환부의 출력중 '하이'의 갯수만큼 개방시키고 나머지는 단락시키며,
    상기 저역통과여파기의 복수의 직렬로 연결된 축전지를 상기 신호변환부의 출력중 '하이'의 갯수만큼 개방시키고 나머지는 단락시키는 것을 특징으로 하는 PLL회로.
  16. 제 15항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수 의 PMOS트랜지스터로 구성된 것을 특징으로 하는 PLL회로.
  17. 제 15항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호를 반전시킨 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수의 NMOS트랜지스터로 구성된 것을 특징으로 하는 PLL회로.
  18. 제 15항에 있어서,
    상기 소자값 변경수단은,
    상기 신호변환부의 출력단자의 신호 하나씩을 게이트에 입력받고, 상기 복수의 직렬로 연결된 소자(저항, 축전지) 각각에 드레인과 소스가 병렬로 연결된 복수의 PMOS트랜지스터를 더 포함하는 것을 특징으로 하는 PLL회로.
  19. 제 14항 내지 18항 중 어느 하나의 항에 있어서,
    상기 복수의 직렬로 연결된 저항 및 상기 복수의 직렬로 연결된 축전지 하나의 소자값은,
    주파수분주기의 분주값(N)이 1일때 최적화된 소자값을 갖는 것을 특징으로 하는 PLL회로.
  20. 제 12항 내지 18항 중 어느 하나의 항에 있어서,
    상기 신호변환부는 써모미터 인코더(Thermometer encoder)인 것을 특징으로 하는 PLL회로.
KR1020060059071A 2006-06-29 2006-06-29 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 KR100798768B1 (ko)

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