KR20080000835A - Method for manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to increase an overlap margin by simplifying a manufacturing process by omitting an etching process for extending a lower electrode via-hole. A laminate structure having first and second interlayer dielectrics and a hard mask layer is formed on a semiconductor substrate. A gate electrode, a landing plug, and a bit line(125) are formed on the semiconductor substrate. An exposure process and a developing process using a wave type mask are performed on the hard mask layer, such that a photoresist pattern is formed. The laminate structure is etched by using the photoresist pattern as the mask, such that a lower electrode via-hole(170) is formed. The lower electrode via-hole exposes the landing plug. A spacer is formed at a sidewall of the lower electrode via-hole. A polysilicon layer is formed to bury the lower electrode via-hole. The polysilicon layer is planarized, such that a lower electrode via is formed.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래기술에 따른 마스크 및 그 결과를 도시한 레이아웃.1A-1C are layouts showing masks and their results according to the prior art.

도 2a 내지 도 2g는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3a 내지 도 3c는 본 발명에 따른 마스크 및 그 결과를 도시한 레이아웃. 3a to 3c are layouts showing masks and their results according to the invention.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 하부 전극 비아(Via)를웨이브(Wave) 형태로 정렬함으로써, 하부 전극 비아홀을 확장하기 위한 식각 공정을 생략하여 공정을 단순화시킬 수 있으며, 캐패시터와 하부 전극 비아의 접촉 면적을 증가시켜 오버랩 마진을 향상시키는 기술을 개시한다. The present invention relates to a method for manufacturing a semiconductor device, and by aligning the lower electrode vias in the shape of a wave, the process can be simplified by eliminating an etching process for expanding the lower electrode via holes. Disclosed is a technique for increasing the overlap area of an electrode via to improve overlap margin.

현재 DRAM 공정에서 캐패시터 하부 전극 비아를 형성하는 방법으로 홀(Hole) 형태의 SAC(Self Align Contact) 공정과 라인(Line) 형태의 SAC 공정이 사용되고 있다. Currently, a hole-type self-aligned contact (SAC) process and a line-type SAC process are used as a method of forming a capacitor lower electrode via in a DRAM process.

그러나, 홀 형태의 비아홀 마스크는 패터닝이 어려워 80nm 이하의 소자에서는 ArF 공정을 진행해야 하는 문제점이 있다. However, since the hole-type via hole mask is difficult to pattern, the ArF process has to be performed in a device of 80 nm or less.

이에 비해, 라인 형태의 비아홀 마스크는 패터닝이 쉬워 KrF 공정을 진행할 수 있으며, 이로 인해 홀 형태의 비아홀 마스크를 사용하는 경우보다 공정 원가를 절감시킬 수 있다. In contrast, the line-type via hole mask can be easily patterned so that the KrF process can be performed, thereby reducing the process cost than using the hole-type via hole mask.

도 1a 내지 도 1c는 종래 기술에 따른 하부 전극 비아홀 마스크에 대한 것을 도시한 레이아웃이다. 1A to 1C are layouts illustrating a lower electrode via hole mask according to the prior art.

도 1a를 참조하면, 라인 형태의 비아홀 마스크의 레이아웃을 도시한 것으로, 직선의 라인 형태(1)의 크롬층이 연장되어 구비된다.Referring to FIG. 1A, a layout of a via hole mask in a line form is illustrated, and a chromium layer in a straight line form 1 is extended.

도 1b를 참조하면, 상기 '도 1a'의 마스크를 사용한 패터닝 시뮬레이션 결과를 도시한 것으로, 라인 형태로 연장된 패턴(3)이 노광된다. Referring to FIG. 1B, a patterning simulation result using the mask of FIG. 1A is illustrated, and the pattern 3 extending in the form of a line is exposed.

도 1c를 참조하면, 상기 '도 1a'의 마스크를 사용한 식각 공정으로 형성된 하부 전극 비아홀(80)과 하부 전극 비아홀(80) 상부에 형성되는 캐패시터(95)의 오버랩(C)된 모습을 도시한 것으로, 하부 전극 비아홀(80)은 비트 라인(35) 단축방향 사이에 형성된다. Referring to FIG. 1C, an overlap C of the lower electrode via hole 80 formed by the etching process using the mask of FIG. 1A and the capacitor 95 formed on the lower electrode via hole 80 is illustrated. The lower electrode via hole 80 is formed between the short direction of the bit line 35.

도 2a 내지 도 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로써, 상기 '도 1c'의 X - X' 방향에 따른 공정 순서를 도시한 것이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, and illustrate a process sequence in the X-X direction of FIG. 1C.

도 2a를 참조하면, 게이트 전극(20), 랜딩 플러그(25) 및 비트 라인(미도시)이 구비된 반도체 기판(10) 상부에 제 1, 2 층간절연막(40, 50) 및 하드마스크층(60)을 순차적으로 형성한다. Referring to FIG. 2A, first and second interlayer insulating layers 40 and 50 and a hard mask layer may be disposed on a semiconductor substrate 10 having a gate electrode 20, a landing plug 25, and a bit line (not shown). 60) are formed sequentially.

도 2b를 참조하면, 라인형태의 마스크를 사용한 식각 공정을 수행하여 하드마스크층(60)을 식각하여 하드마스크층 패턴(60a)를 형성하고, 하드마스크층 패턴(60a)를 마스크로 제 2 층간절연막(50)을 소정 깊이 식각하여 트렌치를 형성한다. Referring to FIG. 2B, the hard mask layer 60 is etched by performing an etching process using a mask having a line shape to form a hard mask layer pattern 60a, and the second interlayer is formed using the hard mask layer pattern 60a as a mask. The insulating film 50 is etched to a predetermined depth to form a trench.

도 2c를 참조하면, 습식 식각 공정을 수행하여 상기 트렌치의 제 2 층간절연막(50) 측벽을 일부 식각하여 상기 트렌치를 확장시킨다. Referring to FIG. 2C, a portion of the sidewall of the second interlayer insulating layer 50 of the trench is etched by performing a wet etching process to expand the trench.

도 2d 및 도 2e를 참조하면, 상기 확장된 트렌치를 포함하는 전체 표면 상부에 일정 두께의 질화막을 형성한 후 전면 식각하여 상기 확장된 트렌치 측벽 및 트렌치 하부 일부에 스페이서(75)를 형성한다.Referring to FIGS. 2D and 2E, a nitride film having a predetermined thickness is formed on the entire surface including the extended trench and then etched to form a spacer 75 on a portion of the extended trench sidewall and a lower portion of the trench.

도 2f를 참조하면, 스페이서(75)를 마스크로 남아있는 제 2 층간절연막(50) 및 제 1 층간절연막(40)을 식각하여 랜딩플러그(25)가 노출되는 하부 전극 비아홀(80)을 형성한다.Referring to FIG. 2F, the second interlayer insulating film 50 and the first interlayer insulating film 40 remaining using the spacer 75 as a mask are etched to form a lower electrode via hole 80 through which the landing plug 25 is exposed. .

도 2g를 참조하면, 하부 전극 비아홀(80)을 매립하는 폴리실리콘층을 형성한 후 제 2 층간절연막(50)이 노출될때까지 평탄화 식각하여 하부 전극 비아(90)를 형성한다.Referring to FIG. 2G, after forming the polysilicon layer filling the lower electrode via hole 80, the lower electrode via 90 is formed by planarization etching until the second interlayer insulating layer 50 is exposed.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 하부 전극 비아홀을 확장시키기 위한 습식 식각 공정으로는 확장시킬 수 있는 양이 한정되어 있으며, 하부 전극 식각 시 상부에 비해 하부의 크기가 작아지게 되어 실제 하부 전극 비아와의 접촉 면적이 작아지게 되는 문제점이 있다. In the above-described method of manufacturing a semiconductor device according to the related art, the wet etching process for expanding the lower electrode via hole is limited, and the amount that can be expanded is limited. There is a problem that the contact area with the lower electrode via becomes small.

상기 문제점을 해결하기 위하여,하부 전극 비아(Via)를 웨이브(Wave) 형태로 정렬함으로써, 하부 전극 비아홀을 확장하기 위한 식각 공정을 생략하여 공정을 단순화시킬 수 있으며, 캐패시터와 하부 전극 비아의 접촉 면적을 증가시켜 오버랩 마진을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. In order to solve the above problem, by aligning the lower electrode vias in the form of a wave, the etching process for expanding the lower electrode via holes can be omitted, thereby simplifying the contact area between the capacitor and the lower electrode vias. An object of the present invention is to provide a method for manufacturing a semiconductor device that increases the margin of overlap by increasing.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

(a) 게이트 전극, 랜딩 플러그 및 비트 라인이 구비된 반도체 기판 상부에 제 1, 제 2 층간절연막 및 하드마스크층의 적층구조를 형성하는 단계; (b) 상기 하드마스크층 상부에 웨이브 형태의 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; (c) 상기 감광막 패턴을 마스크로 상기 적층구조를 식각하여 상기 랜딩플러그를 노출시키는 하부 전극 비아홀을 형성하는 단계; (d) 상기 하부 전극 비아홀 측벽에 스페이서를 형성한 후 상기 하부 전극 비아홀을 매립하는 폴리실리콘층을 형성한 후 평탄화 식각하여 하부 전극 비아를 형성하는 단계를 포함하는 것을 특징으로 한다. (a) forming a stacked structure of a first and a second interlayer dielectric layer and a hard mask layer on the semiconductor substrate including the gate electrode, the landing plug and the bit line; (b) forming a photoresist pattern on the hard mask layer by performing exposure and development processes using a wave shaped mask; (c) forming the lower electrode via hole exposing the landing plug by etching the stack structure using the photoresist pattern as a mask; (d) forming a spacer on sidewalls of the lower electrode via hole, forming a polysilicon layer to fill the lower electrode via hole, and then planarizing etching to form a lower electrode via.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 3a 내지 도 3c는 본 발명에 따른 하부 전극 비아홀 마스크에 대한 것을 도시한 레이아웃이다. 3A to 3C are layouts illustrating the lower electrode via hole mask according to the present invention.

도 3a를 참조하면, 웨이브 형태의 마스크 레이아웃을 도시한 것으로, 복수개의 직사각형 크롬 패턴(93)이 지그재그 형태로 연장되어 구비되되, 상기 직사각형 크롬 패턴(93)의 에지부가 일부 중첩되도록 구비된다. Referring to FIG. 3A, a mask layout of a wave shape is illustrated. A plurality of rectangular chrome patterns 93 are extended in a zigzag form, and the edges of the rectangular chrome patterns 93 are partially overlapped.

도 3b를 참조하면, 상기 '도 3a'의 마스크를 사용한 패터닝 시뮬레이션 결과를 도시한 것으로, 굴곡이 있는 웨이브 형태(95)로 연장된 패턴이 노광된다. Referring to FIG. 3B, a patterning simulation result using the mask of FIG. 3A is illustrated, in which a pattern extending in a curved wave form 95 is exposed.

도 3c를 참조하면, 상기 '도 3a'의 마스크를 사용한 식각 공정으로 형성된 하부 전극 비아홀(170)과 하부 전극 비아홀(170) 상부에 형성되는 캐패시터(190)의 오버랩(Overlap)된 모습을 도시한 것으로, 하부 전극 비아홀(170)은 비트 라인(125) 단축방향 사이에 형성되며, 웨이브 형태의 굴곡부와 대응된 영역에 형성되는 것이 바람직하다. Referring to FIG. 3C, an overlapped state of the lower electrode via hole 170 formed by the etching process using the mask of FIG. 3A and the capacitor 190 formed on the lower electrode via hole 170 is illustrated. The lower electrode via hole 170 is formed between the short direction of the bit line 125 and is formed in a region corresponding to the curved portion of the wave shape.

이때, 하부 전극 비아홀 마스크의 레이아웃이 변경됨에 따라 하부 전극 비아와 비트 라인 비아 간의 오버랩 마진이 감소하므로, 하부 전극 비아홀 마스크 형성시 오버랩 기준을 비트 라인 비아로 변경하여 노광 공정을 수행하여야 한다. In this case, as the layout of the lower electrode via hole mask is changed, the overlap margin between the lower electrode via and the bit line via decreases, so that the overlap reference is changed to the bit line via when the lower electrode via hole mask is formed.

여기서, 하부 전극 비아홀(170)과 캐패시터(190)의 접촉면적(D)이 종래 기술에 비해 확장된 것을 알 수 있다.Here, it can be seen that the contact area D between the lower electrode via hole 170 and the capacitor 190 is expanded compared to the prior art.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 상기 '도 3c'의 X - X' 방향에 따른 공정 순서를 도시한 것이다. 4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention, and illustrate a process sequence in the X-X direction of FIG. 3C.

도 4a를 참조하면, 게이트 전극(110) 및 랜딩 플러그(115)가 구비된 반도체 기판(100) 상부에 제 1 , 제 2 층간절연막(130, 140)을 형성하고, CMP 공정을 수행하여 제 2 층간절연막(140)을 평탄화시킨 후 하드마스크층(150)을 형성한다.Referring to FIG. 4A, first and second interlayer insulating films 130 and 140 are formed on a semiconductor substrate 100 including a gate electrode 110 and a landing plug 115, and a second CMP process is performed. After the planarization of the interlayer insulating layer 140, a hard mask layer 150 is formed.

도 4b를 참조하면, 상기 '도 3a'에 도시된 웨이브 형태의 마스크를 사용한 노광 및 현상 공정을 통해 감광막 패턴(미도시)을 형성한다. Referring to FIG. 4B, a photoresist pattern (not shown) is formed through an exposure and development process using a wave mask shown in FIG. 3A.

상기 감광막 패턴(미도시)을 마스크로 하드마스크층(150)을 식각하여 하드마스크층 패턴(150a)을 형성하고, 하드마스크층 패턴(150a)을 식각마스크로 제 2 층간절연막(140) 및 제 1 층간절연막(130)을 식각하여 랜딩 플러그(115)가 노출되는 하부 전극 비아홀(170)을 형성한다. The hard mask layer 150 is etched using the photoresist pattern (not shown) as a mask to form the hard mask layer pattern 150a, and the second interlayer insulating layer 140 and the hard mask layer pattern 150a are etched using the mask. The first interlayer insulating layer 130 is etched to form a lower electrode via hole 170 through which the landing plug 115 is exposed.

도 4c를 참조하면, 하부 전극 비아홀(170)를 포함한 전체 표면에 일정두께의 질화막(미도시)을 형성한 후 전면 식각 공정을 수행하여 하부 전극 비아홀(170) 측벽에 질화막 스페이서(160)를 형성한 후 하부 전극 비아홀(170)을 매립하는 폴리실리콘층을 형성한다. Referring to FIG. 4C, a nitride film (not shown) having a predetermined thickness is formed on the entire surface including the lower electrode via hole 170, and then the entire surface etching process is performed to form the nitride film spacer 160 on the sidewall of the lower electrode via hole 170. Afterwards, a polysilicon layer filling the lower electrode via hole 170 is formed.

다음에, 하드마스크층 패턴(150a)이 노출될때까지 평탄화 식각하여 하부 전극 비아(180)를 형성한다. Next, the lower electrode via 180 is formed by planar etching until the hard mask layer pattern 150a is exposed.

그 다음에, 하부 전극 비아(180)와 접속되는 캐패시터(미도시)를 형성한다. Next, a capacitor (not shown) connected to the lower electrode via 180 is formed.

이때, 하부 전극 비아(Via)를 웨이브(Wave) 형태로 정렬하였기 때문에 상기 캐패시터(미도시)와의 접촉 면적이 증가하게 되며, 하부 전극 비아홀 확장을 위한 식각 공정을 수행하지 않아도 되므로 공정이 단순화된다. In this case, since the lower electrode vias are arranged in a wave shape, the contact area with the capacitor (not shown) increases, and the process is simplified because the lower electrode vias do not need to be etched to expand the lower electrode via holes.

본 발명에 따른 반도체 소자의 제조 방법은 웨이브(Wave) 형태의 하부 전극 비아홀 마스크를 사용하여 하부 전극 비아홀을 형성함으로써, 하부 전극 비아홀을 확장하기 위한 식각 공정을 생략하여 공정을 단순화시킬 수 있으며, 캐패시터와 하부 전극 비아의 접촉 면적을 증가시켜 오버랩 마진을 향상시키는 효과가 있다. In the method of manufacturing a semiconductor device according to the present invention, a lower electrode via hole is formed using a wave shaped lower electrode via hole mask, thereby simplifying the process by eliminating an etching process for expanding the lower electrode via hole. There is an effect of improving the overlap margin by increasing the contact area between the and the lower electrode via.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.

Claims (6)

(a) 게이트 전극, 랜딩 플러그 및 비트 라인이 구비된 반도체 기판 상부에 제 1, 제 2 층간절연막 및 하드마스크층의 적층구조를 형성하는 단계;(a) forming a stacked structure of a first and a second interlayer dielectric layer and a hard mask layer on the semiconductor substrate including the gate electrode, the landing plug and the bit line; (b) 상기 하드마스크층 상부에 웨이브 형태의 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계;(b) forming a photoresist pattern on the hard mask layer by performing exposure and development processes using a wave shaped mask; (c) 상기 감광막 패턴을 마스크로 상기 적층구조를 식각하여 상기 랜딩플러그를 노출시키는 하부 전극 비아홀을 형성하는 단계; 및(c) forming the lower electrode via hole exposing the landing plug by etching the stack structure using the photoresist pattern as a mask; And (d) 상기 하부 전극 비아홀 측벽에 스페이서를 형성한 후 상기 하부 전극 비아홀을 매립하는 폴리실리콘층을 형성한 후 평탄화 식각하여 하부 전극 비아를 형성하는 단계;(d) forming a spacer on sidewalls of the lower electrode via hole, forming a polysilicon layer to fill the lower electrode via hole, and then planarizing etching to form a lower electrode via; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 (a) 단계에서 제 2 층간절연막 형성 후 CMP 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법. And (c) performing a CMP process after forming the second interlayer insulating film in step (a). 제 1 항에 있어서, The method of claim 1, 상기 하부 전극 비아홀은 상기 비트 라인의 단축 방향 사이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The lower electrode via hole is formed between the minor axis direction of the bit line. 제 1 항에 있어서, The method of claim 1, 상기 하부 전극 비아홀은 웨이브 형태의 마스크의 굴곡부에 대응하는 부분에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The lower electrode via hole is formed in a portion corresponding to the bent portion of the wave-shaped mask. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. And the spacer is formed of a nitride film. 제 1 항에 있어서, The method of claim 1, 상기 (d) 단계 후 상기 하부 전극 비아와 접속하는 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming a capacitor connecting the lower electrode via after the step (d).
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