KR20080000280A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 에지부에 형성되는 더미 패턴의 피치를 조절하여 1차 및 2차 노광 및 현상 공정으로 형성되는 상기 더미 패턴의 스페이스 영역이 서로 중첩되도록 하여 2번의 노광 공정 시 더미 패턴이 공유되어 블록(Block)의 크기를 감소시킬 수 있는 기술을 개시한다.

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도 및 평면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도 및 평면도.
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 에지부에 형성되는 더미 패턴의 피치를 조절하여 1차 및 2차 노광 및 현상 공정으로 형성되는 상기 더미 패턴의 스페이스 영역이 서로 중첩되도록 하여 2번의 노광 공정 시 더미 패턴이 공유되어 블록(Block)의 크기를 감소시킬 수 있는 기술을 개시한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도 및 평면도이다.
도 1a 내지 도 1c의 (ⅰ)은 미세 패턴 형성 방법을 도시한 단면도이고, (ⅱ)는 미세 패턴 형성 방법을 도시한 평면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 피식각층인 폴리실리콘층(20) 및 제 1 감광막(미도시)을 형성한다.
상기 제 1 감광막(미도시)을 제 1 노광 마스크(미도시)를 이용하여 노광 및 현상하여 라인/스페이스 형태의 제 1 감광막 패턴(30)를 형성한다.
여기서, 제 1 노광 마스크는 라인/스페이스가 3 : 1인 것을 사용하며, 에지부에는 스페이스 영역(A)을 구비하는 제 1 더미 패턴(Dummy Pattern)이 형성된다.
도 1b를 참조하면, 제 1 감광막 패턴(30)을 마스크로 폴리실리콘층(20)을 식각하고, 제 1 감광막 패턴(30)을 제거한 후 상기 식각된 폴리실리콘층(25) 상부에 제 2 감광막(미도시)를 형성한다.
상기 제 2 감광막(미도시)를 제 2 노광 마스크(미도시)를 이용하여 노광 및 현상하여 식각된 폴리실리콘층(25)의 중앙부가 노출되는 라인/스페이스 형태의 제 2 감광막 패턴(35)을 형성한다.
여기서, 제 2 노광 마스크는 라인/스페이스가 3 : 1인 것을 사용하며, 에지부에는 스페이스 영역(B)을 구비하는 제 2 더미 패턴이 형성된다.
도 1c를 참조하면, 제 2 감광막 패턴(35)을 마스크로 식각된 폴리실리콘층(25)을 패터닝하고, 제 2 감광막 패턴(35)을 제거하여 폴리실리콘층 패턴(27)을 형성한다.
이때, 더미 패턴은 근접 효과(Proximity Effect)에 의해 중심부보다 에지부의 DOF(Depth Of Focus) 마진이 취약하게 되므로 패턴 에지부에 형성한다.
상술한 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법에서, 제 1 감 광막 패턴 및 제 2 감광막 패턴은 서로 엇갈리게 형성되며, 에지부의 더미 패턴이 'A' 및 'B'의 두 부분으로 각각 노광되어 한 번의 노광을 수행하는 공정에 비해 두 배의 더미 패턴이 필요하게 되어 블록(Block)의 크기가 커지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 에지부에 형성되는 더미 패턴의 피치를 조절하여 1차 및 2차 노광 및 현상 공정으로 형성되는 상기 더미 패턴의 스페이스 영역이 서로 중첩되도록 하여 2번의 노광 공정 시 더미 패턴이 공유되어 블록(Block)의 크기를 감소시킬 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상부에 폴리실리콘층 및 제 1 더미 패턴이 구비된 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 1 감광막 패턴을 제거하는 단계; 상기 식각된 폴리실리콘층 상부에 제 2 더미 패턴이 구비된 제 2 감광막 패턴을 형성하되, 상기 제 2 더미 패턴의 에지부가 상기 제 1 더미 패턴의 에지부와 중첩되도록 형성하는 단계; 상기 제 2 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 2 감광막 패턴을 제거하여 폴리실리콘층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도 및 평면도이다.
도 2a 내지 도 2c의 (ⅰ)은 미세 패턴 형성 방법을 도시한 단면도이고, (ⅱ)는 미세 패턴 형성 시 사용되는 노광 마스크를 도시한 평면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 피식각층인 폴리실리콘층(110) 및 제 1 감광막(미도시)을 형성한다.
상기 제 1 감광막(미도시)을 제 1 노광 마스크(미도시)를 이용하여 노광 및 현상하여 라인/스페이스 형태의 제 1 감광막 패턴(120)을 형성하며, 제 1 감광막 패턴(120)의 에지부에는 'C'의 스페이스 영역을 구비하는 제 1 더미 패턴(Dummy Pattern)이 형성된다.
여기서, 상기 제 1 노광 마스크는 라인/스페이스의 선폭이 3 : 1이며, 상기 제 1 더미 패턴의 피치가 인접한 패턴의 피치와 동일하지 않은 라인/스페이스 패턴을 포함하는 것이 바람직하다.
또한, 제 1 더미 패턴의 피치(Pitch)는 인접한 패턴의 피치와 동일하지 않도록 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 1 감광막 패턴(130)을 마스크로 폴리실리콘층(110)을 식각하고, 제 1 감광막 패턴(120)을 제거한 후 제 2 감광막(미도시)를 형성한다.
상기 제 2 감광막(미도시)을 제 2 노광 마스크(미도시)를 이용하여 노광 및 현상하여 라인/스페이스 형태의 제 2 감광막 패턴(125)를 형성하며, 제 2 감광막 패턴(125)의 에지부에는 스페이스 영역(C)을 구비하는 제 2 더미 패턴이 형성된다.
여기서, 제 2 노광 마스크는 라인/스페이스의 선폭은 3 : 1이며, 상기 제 2 더미 패턴의 피치가 인접한 패턴의 피치와 동일하지 않은 라인/스페이스 패턴이 포함되는 것이 바람직하다.
또한, 상기 제 2 더미 패턴의 피치는 인접한 패턴의 피치와 동일하지 않도록 형성하며, 제 1 더미 패턴의 피치와 제 2 더미 패턴의 피치도 각각 동일하지 않게 형성하는 것이 바람직하다.
예를 들어, 상기 도 2a 및 도 2b에 도시된 바와 같이 제 1 더미 패턴의 피치가 'a'로 인접한 패턴의 피치보다 작게 형성되는 경우, 제 2 더미 패턴의 피치가 'b'로 인접한 패턴의 피치보다 크게 형성되도록 하고, 상기 제 1 더미 패턴 및 제 2 더미 패턴의 에지부의 스페이스 영역이 중첩되어 더미 패턴을 공유할 수 있도록 한다.
이때, 제 1 더미 패턴의 스페이스 영역(C)과 제 2 더미 패턴의 스페이스 영역(C)이 중첩되도록 패터닝함으로써, 두 번의 노광 공정 진행시 스페이스 영역을 공유할 수 있어 블록(Block) 사이즈를 감소시킬 수 있다.
한 개의 더미 패턴으로 근접효과를 보정하지 못하는 경우는 복수개의 더미 패턴을 사용할 수 있으며, 최외각 더미 패턴의 스페이스 영역만 공유할 수 있도록 형성한다.
도 2c를 참조하면, 제 2 감광막 패턴(125)를 마스크로 상기 식각된 폴리실리콘층(115)을 패터닝하여 폴리실리콘층 패턴(117)을 형성한다.
상기한 미세 패턴 형성 방법은 라인/스페이스가 3 : 1인 포지티브(Positive) 형태의 이중 노광 공정 및 라인/스페이스가 1 : 3인 네가티브(Negative) 형태의 이중 노광 공정에 적용할 수 있다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 에지부에 형성되는 더미 패턴의 피치를 조절하여 1차 및 2차 노광 및 현상 공정으로 형성되는 상기 더미 패턴의 스페이스 영역이 서로 중첩되도록 하여 2번의 노광 공정 시 더미 패턴이 공유되어 블록(Block)의 크기를 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 기판 상부에 폴리실리콘층 및 제 1 더미 패턴이 구비된 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 1 감광막 패턴을 제거하는 단계;
    상기 식각된 폴리실리콘층 상부에 제 2 더미 패턴이 구비된 제 2 감광막 패턴을 형성하되, 상기 제 2 더미 패턴의 에지부가 상기 제 1 더미 패턴의 에지부와 중첩되도록 형성하는 단계; 및
    상기 제 2 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각한 후 제 2 감광막 패턴을 제거하여 폴리실리콘층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 감광막 패턴 및 제 2 감광막 패턴은 라인/스페이스 형태로 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 감광막 패턴은 상기 제 1 더미 패턴의 피치가 인접한 패턴의 피치와 동일하지 않은 라인/스페이스 패턴을 포함한 제 1 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 감광막 패턴은 상기 제 2 더미 패턴의 피치가 인접한 패턴의 피치와 동일하지 않은 라인/스페이스 패턴을 포함한 제 2 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 더미 패턴 및 제 2 더미 패턴의 피치는 각각 동일하지 않게 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 라인/스페이스 패턴은 3 : 1 또는 1 : 3 인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 더미 패턴 및 제 2 더미 패턴의 스페이스 영역이 중첩되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 더미 패턴 및 제 2 더미 패턴은 적어도 한 개 이상 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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