KR20070120318A - 전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자방출 표시장치 - Google Patents

전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자방출 표시장치 Download PDF

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KR20070120318A
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Abstract

본 발명은 전자 방출부들에 항상 일정한 저항값이 인가되도록 하여 전자 방출부들의 에미션 균일도를 높일 수 있는 전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자 방출 표시장치를 제공한다. 본 발명에 따른 전자 방출 디바이스는 기판 위에 형성되는 캐소드 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들과, 절연층을 사이에 두고 캐소드 전극들 상부에서 캐소드 전극과 교차하는 방향을 따라 형성되는 게이트 전극들을 포함한다. 캐소드 전극은 게이트 전극과의 교차 영역마다 복수개의 개구부를 형성하는 저항층과, 저항층 일면에 위치하며 각각의 저항층 개구부와 일정한 거리를 유지하면서 저항층 개구부보다 큰 폭의 개구부를 형성하는 도전층을 포함한다. 전자 방출부는 저항층과 접촉하며 저항층 개구부에 형성된다.
전자방출부, 캐소드전극, 게이트전극, 도전층, 저항층, 애노드전극, 형광층

Description

전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자 방출 표시장치 {ELECTRON EMISSION DEVICE, MANUFACTURING METHOD OF THE DEVICE, AND ELECTRON EMISSION DISPLAY USING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 전자 방출 표시장치의 부분 분해 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 전자 방출 표시장치의 부분 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 전자 방출 표시장치 중 캐소드 전극의 부분 확대 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 전자 방출 표시장치의 부분 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 전자 방출 표시장치 중 캐소드 전극의 부분 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 전자 방출 표시장치의 부분 단면도이다.
도 7a 내지 도 7i는 본 발명의 제1 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명하기 위해 도시한 각 제조 단계에서의 부분 단면도이다.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명하기 위해 도시한 각 제조 단계에서의 부분 단면도이다.
본 발명은 전자 방출 디바이스에 관한 것으로서, 보다 상세하게는 전자 방출 균일도를 높이기 위하여 캐소드 전극에 저항층을 구비한 전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자 방출 표시장치에 관한 것이다.
일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emission Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.
이 중 FEA형 전자 방출 소자는 전자 방출부와 더불어 구동 전극으로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하고, 전자 방출부의 구성 물질로 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.
전자 방출 소자는 제1 기판 위에 어레이를 이루며 배치되어 제1 기판과 함께 전자 방출 디바이스를 구성하고, 제2 기판 중 제1 기판과의 대향면에 형광층과 애노드 전극 등을 포함하는 발광 유닛이 제공되어 전자 방출 디바이스와 함께 전자 방출 표시장치를 구성한다.
FEA형 전자 방출 표시장치는 그 작용시 구동 전극들에 불안정한 구동 전압이 인가되거나 구동 전극들의 내부 저항으로 인해 전압 강하가 발생하는 등 전자 방출부들에 인가되는 전압에 의도하지 않은 차이가 발생할 수 있다. 이 경우 전자 방출부들의 에미션 특성이 불균일하게 되어 화소별 발광 균일도 저하로 이어진다.
상기 문제점을 해소하기 위하여, 캐소드 전극 내부에 개구부를 형성하고, 개구부 내에 격리 전극을 배치하고, 격리 전극의 양 측면에서 캐소드 전극과 격리 전극 사이에 저항층을 형성하고, 격리 전극 위에 전자 방출부를 형성한 구조가 제안되었다. 이 구조에서는 전자 방출부가 저항층을 통해 안정화된 전류를 인가받음에 따라 전자 방출부들의 에미션 특성이 균일해지는 효과가 있다.
그런데 전술한 캐소드 전극 구조에서는 격리 전극과 저항층 배치로 인해 전자 방출부들의 집적도가 낮아져 화소별로 충분한 양의 전자들을 얻기 어려우며, 화면의 휘도가 낮아지는 문제가 있다. 그리고 개구부로 인해 캐소드 전극에서 실제 전류가 흐르는 유효폭이 축소되어 전압 강하가 크게 발생하는 경향이 있다.
또한, 전술한 캐소드 전극 구조에서는 통상적으로 캐소드 전극-격리 전극과 저항층을 별개의 노광 마스크를 이용한 포토리소그래피 공정으로 패터닝하여 형성하는데, 제조 과정에서 캐소드 전극-격리 전극과 저항층 사이에 정렬 오차가 발생 할 수 있다. 이 경우 저항층과 캐소드 전극 사이 또는 저항층과 격리 전극 사이에 접촉 불량이 발생하여 전자 방출부를 향한 전류 흐름을 차단할 수 있다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 캐소드 전극에 저항층을 구비하면서 전자 방출부들의 집적도를 높여 화소별 전자 방출량을 늘리고, 캐소드 전극의 유효 폭을 확대시켜 전압 강하를 억제할 수 있는 전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자 방출 표시장치를 제공하는데 있다.
본 발명의 다른 목적은 캐소드 전극과 저항층 사이의 정렬 오차를 최소화하여 제품 불량을 예방하고 패턴 정밀도를 높이며, 캐소드 전극 제조시 노광 마스크의 개수를 줄여 제조 공정을 단순화할 수 있는 전자 방출 디바이스와 이의 제조 방법 및 이를 이용한 전자 방출 표시장치를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
기판과, 기판 위에 형성되는 캐소드 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들과, 절연층을 사이에 두고 캐소드 전극들 상부에서 캐소드 전극과 교차하는 방향을 따라 형성되는 게이트 전극들을 포함하며, 캐소드 전극이 게이트 전극과의 교차 영역마다 복수개의 개구부를 형성하는 저항층과, 저항층 일면에 위치하며 각각의 저항층 개구부와 일정한 거리를 유지하면서 저항층 개구부보다 큰 폭의 개구부를 형성하는 도전층을 포함하고, 전자 방출부가 저항층과 접촉하며 저항층 개구부에 형성되는 전자 방출 디바이스를 제공한다.
상기 도전층 개구부는 저항층 개구부의 확대 형상으로 이루어지며, 도전층 개구부와 저항층 개구부는 동일 중심축을 가진다.
상기 저항층과 도전층은 게이트 전극과의 교차 영역에서 캐소드 전극의 길이 방향을 따라 복수개 열의 개구부들을 형성할 수 있다.
상기 전자 방출 디바이스는 게이트 전극들과 절연을 유지하며 게이트 전극들 상부에 위치하는 집속 전극을 더욱 포함할 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명은,
서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 위에 형성되는 캐소드 전극들과, 캐소드 전극에 전기적으로 연결되는 전자 방출부들과, 절연층을 사이에 두고 캐소드 전극들 상부에서 캐소드 전극과 교차하는 방향을 따라 형성되는 게이트 전극들과, 제2 기판의 일면에 형성되는 형광층들과, 형광층들의 일면에 위치하는 애노드 전극을 포함하며, 캐소드 전극이 게이트 전극과의 교차 영역마다 복수개의 개구부를 형성하는 저항층과, 저항층 일면에 위치하며 각각의 저항층 개구부와 일정한 거리를 유지하면서 저항층 개구부보다 큰 폭의 개구부를 형성하는 도전층을 포함하고, 전자 방출부가 저항층과 접촉하며 저항층 개구부에 형성되는 전자 방출 표시장치를 제공한다.
또한, 상기의 목적을 달성하기 위하여 본 발명은,
기판 전체에 저항층과 도전층을 차례로 형성하고, 기판 위에 마스크층을 형성하고, 도전층 가운데 마스크층으로 덮이지 않고 노출된 부위를 식각하여 도전층을 스트라이프 형상으로 패터닝함과 동시에 도전층 개구부를 형성하고, 저항층 가 운데 마스크층과 도전층으로 덮이지 않고 노출된 부위를 식각하여 저항층을 스트라이프 형상으로 패터닝함과 동시에 저항층 개구부를 형성하고, 도전층을 과식각하여 상기 도전층 개구부를 확장시킨 후 마스크층을 제거하고, 기판 위에 절연층과 게이트 전극을 형성한 다음 게이트 전극 개구부와 절연층 개구부를 형성하고, 저항층 개구부에 전자 방출부를 형성하는 단계들을 포함하는 전자 방출 디바이스의 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위하여 본 발명은,
기판 전체에 도전층과 저항층을 차례로 형성하고, 기판 위에 마스크층을 형성하고, 저항층 가운데 마스크층으로 덮이지 않고 노출된 부위를 식각하여 저항층을 스트라이프 형상으로 패터닝함과 동시에 저항층 개구부를 형성하고, 도전층 가운데 마스크층과 저항층으로 덮이지 않고 노출된 부위를 과식각하여 도전층을 스트라이프 형상으로 패터닝함과 동시에 저항층 개구부보다 큰 폭의 개구부를 형성한 후 마스크층을 제거하고, 기판 위에 절연층과 게이트 전극을 형성한 다음 게이트 전극 개구부와 절연층 개구부를 형성하고, 저항층 개구부에 전자 방출부를 형성하는 단계들을 포함하는 전자 방출 디바이스의 제조 방법을 제공한다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 1과 도 2는 각각 본 발명의 제1 실시예에 따른 전자 방출 표시장치의 부분 분해 사시도와 부분 단면도이고, 도 3은 도 1에 도시한 캐소드 전극의 부분 확대 평면도이다.
도 1 내지 도 3을 참고하면, 전자 방출 표시장치는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)의 가장자리에는 밀봉 부재가 배치되어 두 기판을 접합시키며, 내부 공간이 대략 10-6 Torr의 진공도로 배기되어 제1 기판(10)과 제2 기판(12) 및 밀봉 부재가 진공 용기를 구성한다.
상기 제1 기판(10) 중 제2 기판(12)과의 대향면에는 전자 방출 소자들이 어레이를 이루며 배치되어 제1 기판(10)과 함께 전자 방출 디바이스(100)를 구성하고, 전자 방출 디바이스(100)가 제2 기판(12) 및 제2 기판(12)에 제공된 발광 유닛(200)과 결합하여 전자 방출 표시장치를 구성한다.
먼저, 제1 기판(10) 위에는 캐소드 전극들(14)이 제1 기판(10)의 일 방향을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10) 전체에 절연층(16)이 형성된다. 절연층(16) 위에는 게이트 전극들(18)이 캐소드 전극(14)과 교차하는 방향을 따라 스트라이프 패턴으로 형성된다.
본 실시예에서 각각의 캐소드 전극(14)은 게이트 전극(18)과의 교차 영역마다 복수개의 개구부(201)를 형성하는 저항층(20)과, 저항층(20) 위에 형성되고 저항층 개구부(201) 둘레를 따라 저항층(20)을 일정한 폭으로 노출시키면서 각각의 저항층 개구부(201) 위에서 이 개구부(201)보다 큰 폭의 개구부(221)를 형성하는 도전층(22)으로 이루어진다.
그리고 전자 방출부(24)가 저항층 개구부(201)를 채우면서 제1 기판(10) 위 에 형성되고, 게이트 전극들(18)과 절연층(16)에는 각 전자 방출부(24)에 대응하는 개구부(181,161)가 형성되어 제2 기판(12)을 향해 전자 방출부들(24)을 노출시킨다.
도전층 개구부(221)는 저항층 개구부(201)를 소정 비율로 확대시킨 형상으로 이루어지며, 도전층 개구부(221)와 저항층 개구부(201)는 중심축이 서로 일치하도록 정렬된다. 따라서 각각의 전자 방출부(24)에 대해 전자 방출부(24) 둘레를 따라 도전층(22)이 전자 방출부(24)와 일정한 거리를 두고 위치한다.
저항층(20)과 도전층(22)은 게이트 전극(18)과의 교차 영역에서 캐소드 전극(14)의 길이 방향을 따라 하나 또는 복수개 열의 개구부(201,221)를 형성한다. 도면에서는 도전층 개구부(221)와 저항층 개구부(201)가 원형으로 이루어지고, 캐소드 전극(14)의 길이 방향을 따라 두 열의 개구부들(221,201)이 나란히 위치하는 경우를 도시하였다. 그러나 전자 방출부(24)와 개구부들(221,201)의 평면 형상 및 배열 구조 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.
저항층(20)은 p형 또는 n형 도핑된 비정질 실리콘으로 이루어질 수 있으며, 대략 10,000 내지 100,000Ωcm의 비저항을 가질 수 있다. 도전층(22)은 저항층(20)보다 비저항이 낮은 도전 물질로 형성되며, 일례로 크롬, 몰리브덴, 알루미늄 또는 티타늄과 같은 금속 물질로 형성할 수 있다.
전자 방출부(24)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터(nm) 사이즈 물질로 이루어질 수 있다. 전자 방출부(24)는 일례로 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드 상 탄소, C60, 실리콘 나노와이어 또는 이들의 조합 물질을 포함할 수 있으며, 그 제조법으로 스크린 인쇄를 적용할 수 있다.
다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(26), 일례로 적색과 녹색 및 청색의 형광층들(26R,26G,26B)이 서로간 임의의 간격을 두고 형성되고, 각 형광층(26) 사이로 화면의 콘트라스트 향상을 위한 흑색층(28)이 형성된다. 형광층(26)은 캐소드 전극(14)과 게이트 전극(18)의 교차 영역마다 한가지 색 형광층이 대응하도록 배치된다.
그리고 형광층(26)과 흑색층(28) 위로 알루미늄과 같은 금속막으로 이루어진 애노드 전극(30)이 형성된다. 애노드 전극(30)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(26)을 고전위 상태로 유지시키며, 형광층(26)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.
한편 애노드 전극은 ITO(Indium Tin Oxide)와 같은 투명 도전막으로 이루어질 수 있으며, 이 경우 애노드 전극은 제2 기판(12)을 향한 형광층(26)과 흑색층(28)의 일면에 위치한다. 또한 애노드 전극으로서 전술한 투명 도전막과 금속막을 동시에 형성하는 구조도 가능하다.
그리고 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 압축력을 지지하고 두 기판의 간격을 일정하게 유지시키는 스페이서들(31, 도 2 참고)이 배치된다. 스페이서들(31)은 형광층(26)을 침범하지 않도록 흑색층(28)에 대응하여 위치한다.
전술한 구성의 전자 방출 표시장치는 외부로부터 캐소드 전극들(14), 게이트 전극들(18) 및 애노드 전극(30)에 소정의 전압을 공급하여 구동한다. 일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받고, 다른 한 전극들이 데이터 구동 전압을 인가받는다. 그리고 애노드 전극(30)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.
그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 화소들에서 전자 방출부(24) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 애노드 전극(30)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(26)에 충돌함으로써 이를 발광시킨다.
전술한 구동 과정에서 전자 방출부(24)는 저항층(20)을 통해 도전층(22)으로부터 전자 방출에 필요한 전류를 공급받으며, 이 과정에서 저항층(20)이 전자 방출부들(24)의 에미션 특성을 균일화하는 역할을 한다. 이때 도전층(22)이 전자 방출부(24) 둘레를 따라 전자 방출부(24)와 일정한 거리를 두고 위치하기 때문에, 전자 방출부(24)에는 항상 일정한 저항이 인가되며, 그 결과 전자 방출부들(24)의 에미션 균일도를 더욱 향상시킨다.
특히 스크린 인쇄법으로 형성된 전자 방출부(24)는 소성 공정을 거치면서 수축이 발생할 수 있다. 이 경우 전자 방출부(24)는 저항층(20)과 부분적으로 접촉하는데, 이 경우에 있어서도 전자 방출부(24)가 저항층(20)과 접촉하는 위치에 상관 없이 전자 방출부(24)에 일정한 저항이 인가되므로 전자 방출부들(24)의 에미션 균일도는 저하되지 않는다.
다시 말해, 도전층 개구부(221)가 각 열의 저항층 개구부들(201)을 포괄하도록 사각형으로 형성되는 경우를 가정하면, 전자 방출부(24)는 그 둘레를 따라 도전층(20)과 서로 다른 거리를 유지하게 된다. 따라서 전자 방출부(24)는 저항층(20)과 접촉하는 위치에 따라 해당 전자 방출부(24)에 인가되는 저항값이 변하므로 에미션 균일도가 저하된다.
또한 본 실시예에서 캐소드 전극(14)은 전자 방출부(24) 배치를 위한 별도의 격리 전극을 구비하지 않고 저항층(20)에 직접 전자 방출부(24)를 형성함에 따라, 전자 방출부들(24)을 더욱 조밀하게 배치할 수 있다. 따라서 화소별 전자 방출량을 늘려 화면 휘도를 향상시킬 수 있다.
또한 본 실시예에 따른 전자 방출 표시장치는 도전층(22)이 개구부(221)를 제외한 모든 부분을 유효 폭으로 사용하므로 캐소드 전극(14)의 전압 강하를 억제할 수 있고, 캐소드 전극(14) 폭을 줄이는데 큰 무리가 없으므로 고해상도 제작에 유리한 장점이 있다.
도 4는 본 발명의 제2 실시예에 따른 전자 방출 표시장치의 부분 단면도이고, 도 5는 도 4에 도시한 캐소드 전극의 부분 평면도이다. 도면에서 부호 300이 전자 방출 디바이스를 나타낸다.
도 4와 도 5를 참고하면, 본 실시예에서 캐소드 전극(14')은 전술한 제1 실시예의 캐소드 전극(14)과 반대의 적층 구조를 가진다. 즉 도전층(22')이 복수개의 개구부(221')를 형성하면서 제1 기판(10) 위에 배치되고, 저항층(20')이 도전층(22') 위에 형성되며 각각의 도전층 개구부(221') 위에서 이 개구부(221')보다 작은 폭의 개구부(201')를 형성한다.
그리고 전자 방출부(24)가 저항층 개구부(201')를 채우면서 저항층(20')과 접촉하고, 도전층(22')이 전자 방출부(24) 둘레를 따라 이와 일정한 거리를 유지한다.
본 실시예에서는 저항층(20')이 도전층(22')과 절연층(16) 사이에 위치함에 따라, 절연층(16)을 고온에서 소성할 때 도전층(22')을 구성하는 금속 물질이 절연층(16)으로 확산되는 것을 차단하여 확산에 의한 절연층(16)의 내전압 특성 저하를 억제할 수 있다. 캐소드 전극(14')을 제외한 나머지 구조에 대해서는 전술한 제1 실시예와 동일한 구성으로 이루어진다.
도 6은 본 발명의 제3 실시예에 따른 전자 방출 표시장치의 부분 단면도이다. 도면에서 부호 400이 전자 방출 디바이스를 나타낸다.
도 6을 참고하면, 본 실시예의 전자 방출 표시장치는 전술한 제1 실시예의 전자 방출 표시장치를 기본 구성으로 포함하면서 여기에 추가 절연층(32)과 집속 전극(34)을 더욱 형성한다.
집속 전극(34)은 하나의 전자 방출부(24)마다 이에 대응하는 개구부(341)를 형성하거나, 2개 이상의 전자 방출부(24)를 둘러싸는 개구부(341)를 형성할 수 있다. 두번째 경우 집속 전극(34)은 하나의 개구부(341)를 통해 각 열의 전자 방출부들(24)을 동시에 노출시키도록 캐소드 전극(14)과 게이트 전극(18)의 교차 영역마 다 2개의 개구부(341)를 형성할 수 있다.
집속 전극(34)은 전자 방출 표시장치 작용시 전자빔 집속에 필요한 전압, 일례로 0V 또는 수 내지 수십 볼트의 음의 직류 전압을 인가받으며, 집속 전극 개구부(341)를 통과하는 전자들을 전자빔 다발의 중심부로 집속시킨다. 도면에서 부호 321은 추가 절연층(32)의 개구부를 나타낸다.
다음으로, 본 발명의 제1 실시예에 따른 전자 방출 디바이스의 제조 방법 및 본 발명의 제2 실시예에 따른 전자 방출 디바이스의 제조 방법에 대해 설명한다.
도 7a 내지 도 7i는 본 발명의 제1 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명하기 위해 도시한 각 제조 단계에서의 부분 단면도이다.
도 7a를 참고하면, 제1 기판(10) 위에 저항 물질을 코팅하여 저항층(20)을 형성하고, 저항층(20) 위에 도전 물질을 코팅하여 도전층(22)을 형성한다. 이어서 도전층(22)을 덮도록 제1 기판(10) 전체에 마스크층(36)을 형성하고, 마스크층(36)을 스트라이프 형상으로 패터닝함과 동시에 전자 방출부 형성 위치에 전자 방출부와 동일한 크기의 개구부(361)를 형성한다. 마스크층(36)은 포토레지스트 물질로 이루어질 수 있다.
도 7b를 참고하면, 마스크층(36)으로 덮이지 않고 노출된 도전층(22) 부위를 1차 식각하여 도전층(22)을 스트라이프 형상으로 패터닝함과 동시에 도전층(22)에 개구부(221)를 형성한다. 이어서 도 7c를 참고하면, 마스크층(36)과 도전층(22)으로 덮이지 않고 노출된 저항층(20) 부위를 식각하여 저항층(20)을 스트라이프 형상으로 패터닝함과 동시에 저항층(20)에 개구부(201)를 형성한다.
도 7d를 참고하면, 도전층 식각액을 이용하여 도전층(22)을 2차 식각한 다음 마스크층(36)을 제거한다. 그러면 도전층(22)의 과식각으로 인해 도전층 개구부(221)가 확대되면서 도전층 개구부(221)가 저항층 개구부(201)보다 큰 폭을 가지게 되고, 도전층(22)이 개구부(221) 둘레를 따라 저항층(20)을 일정한 폭으로 노출시킨다.
이때 도전층(22) 선폭도 약간 감소하나 도전층(22)의 기능에 미치는 영향은 미비하다. 전술한 과정을 통해 저항층(20)과 도전층(22)으로 이루어진 캐소드 전극(14)을 완성한다.
도 7e를 참고하면, 캐소드 전극들(14)을 덮도록 제1 기판(10) 전체에 절연 물질을 도포하여 소정 두께의 절연층(16)을 형성한다. 절연층 형성 방법으로는 화학기상증착(CVD)법과 스크린 인쇄법을 적용할 수 있다. 그리고 절연층(16) 위에 도전 물질을 코팅하고 이를 패터닝하여 캐소드 전극(14)과 교차하는 스트라이프 형상의 게이트 전극(18)을 형성한다.
도 7f를 참고하면, 공지의 포토리소그래피 공정으로 게이트 전극(18)과 절연층(16)을 순차적으로 부분 식각하여 게이트 전극 개구부(181)와 절연층 개구부(161)를 형성한다. 이때 게이트 전극 개구부(181)와 절연층 개구부(161)는 도전층 개구부(221)와 같거나 이보다 큰 폭으로 형성한다.
도 7g를 참고하면, 제1 기판(10) 전체에 희생층(38)을 형성하고, 이를 패터닝하여 저항층 개구부(201) 위치에 저항층 개구부(201)와 동일한 크기의 개구부(381)를 형성한다. 희생층(38) 또한 포토레지스트 물질로 형성될 수 있는데, 이 경우 희생층(38) 패터닝 공정은 제1 기판(10)의 후면으로부터 자외선을 조사하여 저항층 개구부(201)를 통해 희생층(38)을 선택적으로 노광시키고, 현상을 통해 노광 부위를 제거하는 과정으로 이루어질 수 있다.
도 7h와 도 7i를 참고하면, 저항층 개구부(201)에 전자 방출 물질을 채워 전자 방출부(24)를 형성한다. 이 과정은 희생층(38) 위에 전자 방출 물질과 감광성 물질을 포함하는 페이스트상 혼합물(40)을 스크린 인쇄하고, 제1 기판(10) 후면에 자외선을 조사하여 저항층 개구부(201)에 채워진 혼합물을 경화시키고, 현상을 통해 경화되지 않은 혼합물(40)을 제거하고, 희생층(38)을 박리한 다음 경화된 혼합물을 건조 및 소성하는 단계들로 이루어질 수 있다.
전자 방출 물질로는 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, C60, 실리콘 나노와이어 또는 이들의 혼합물을 사용할 수 있다. 전자 방출부(24)는 후면 노광을 통해 경화되므로 제1 기판(10)에 대한 접착력이 우수해지며, 저항층(20)과의 접촉을 통해 이와 전기적으로 연결되어 도전층(22)으로부터 전자 방출에 필요한 전류를 공급받는다.
전자 방출부(24)는 필요에 따라 점착성 테이프(도시하지 않음)를 제1 기판(10) 위에 부착시키고 이를 떼어내는 활성화 과정을 통해 전자 방출 물질들을 표면으로 노출시켜 에미션 효율을 향상시킬 수 있다.
이와 같이 본 실시예의 제조 방법에서는 하나의 마스크층(36)을 사용하여 도전층(22)과 저항층(20)을 패터닝함에 따라, 도전층(22)과 저항층(20) 사이의 정렬 오차를 최소화하여 전자 방출부들(24)의 저항값 차이 발생을 억제할 수 있다. 그리고 하나의 마스크층(36) 사용으로 제조 공정을 단순화하여 제조 원가를 절감시키는 효과가 있다.
또한 희생층(38)을 패터닝할 때 후면 노광법을 적용하면, 희생층 개구부(381)가 저항층 개구부(201)에 정확하게 정렬되므로 전자 방출부(24)의 중심축을 저항층 개구부(201) 중심축에 정확하게 일치시킬 수 있다.
또한 소성 공정을 거치면서 전자 방출부(24)가 수축하여 저항층(2)과 부분적으로 접촉할 수 있는데, 이 경우에 있어서도 전술한 캐소드 전극(14) 형상에 의해 전자 방출부(24)가 일정한 저항을 인가받으므로 전자 방출부들(24)의 에미션 균일도를 높일 수 있다.
본 실시예의 제조 방법을 통해 완성된 전자 방출 디바이스(100)에서, 저항층(20)의 개구부(201) 중심축은 도전층(22)의 개구부(221) 중심축으로부터 대략 0.5㎛를 초과하지 않는 것으로 관찰되었다.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명하기 위해 도시한 각 제조 단계에서의 부분 단면도이다.
도 8a를 참고하면, 제1 기판(10) 위에 도전 물질을 코팅하여 도전층(22')을 형성하고, 도전층(22') 위에 저항 물질을 코팅하여 저항층(20')을 형성한다. 이어서 저항층(20')을 덮도록 제1 기판(10) 전체에 마스크층(42)을 형성하고, 마스크층(42)을 스트라이프 형상으로 패터닝함과 동시에 전자 방출부 형성 위치에 전자 방출부와 동일한 크기의 개구부(421)를 형성한다. 마스크층(42)은 포토레지스트 물 질로 이루어질 수 있다.
도 8b를 참고하면, 마스크층(42)으로 덮이지 않고 노출된 저항층(20') 부위를 식각하여 저항층(20')을 스트라이프 형상으로 패터닝함과 동시에 저항층(20')에 개구부(201')를 형성한다. 이어서 도 8c를 참고하면, 마스크층(42)과 저항층(20')으로 덮이지 않고 노출된 도전층(22') 부위를 과식각하여 도전층(22')을 스트라이프 형상으로 패터닝함과 동시에 도전층(22')에 저항층 개구부(201')보다 큰 폭의 개구부(221')를 형성한다.
도전층(22') 과식각은 습식 식각으로 진행하며, 식각 시간을 조절하여 도전층 개구부(221')의 크기를 제어할 수 있다. 이때 도전층(22') 선폭이 약간 감소하나 도전층(22')의 기능에 미치는 영향은 미비하다. 전술한 과정을 통해 저항층(20')과 도전층(22')으로 이루어진 캐소드 전극(14')을 완성한다.
이후 절연층(16)과 게이트 전극(18) 및 전자 방출부(24)를 형성하는 과정은 전술한 제1 실시예와 동일하게 이루어지며, 완성된 제2 실시예의 전자 방출 디바이스(300)를 도 8d에 도시하였다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 의한 전계 방출 표시장치는 도전층이 전자 방출부 둘레 를 따라 전자 방출부와 일정한 거리를 두고 위치하므로 전자 방출부에 항상 일정한 저항이 인가되어 전자 방출부들의 에미션 균일도를 향상시킬 수 있다. 또한 전자 방출부들의 집적도를 높여 화소별 전자 방출량과 화면 휘도를 향상시킬 수 있다.
또한 본 발명에 의한 전자 방출 디바이스 제조 방법에서는 하나의 마스크층을 사용하여 도전층과 저항층을 패터닝함에 따라 도전층과 저항층 사이의 정렬 오차를 최소화하여 전자 방출부들의 저항값 차이 발생을 억제할 수 있다. 그리고 하나의 마스크층 사용으로 제조 공정을 단순화하고 제조 원가를 절감시키는 효과가 있다.

Claims (14)

  1. 기판과;
    상기 기판 위에 형성되는 캐소드 전극들과;
    상기 캐소드 전극에 전기적으로 연결되는 전자 방출부들; 및
    절연층을 사이에 두고 상기 캐소드 전극들 상부에서 캐소드 전극과 교차하는 방향을 따라 형성되는 게이트 전극들을 포함하며,
    상기 캐소드 전극이,
    상기 게이트 전극과의 교차 영역마다 복수개의 개구부를 형성하는 저항층과;
    상기 저항층 일면에 위치하며 각각의 저항층 개구부와 일정한 거리를 유지하면서 저항층 개구부보다 큰 폭의 개구부를 형성하는 도전층을 포함하고,
    상기 전자 방출부가 상기 저항층과 접촉하며 저항층 개구부에 형성되는 전자 방출 디바이스.
  2. 제1항에 있어서,
    상기 도전층 개구부가 상기 저항층 개구부의 확대 형상으로 이루어지고, 도전층 개구부와 저항층 개구부가 동일 중심축을 가지는 전자 방출 디바이스.
  3. 제2항에 있어서,
    상기 저항층과 도전층이 상기 게이트 전극과의 교차 영역에서 상기 캐소드 전극의 길이 방향을 따라 복수개 열의 개구부들을 형성하는 전자 방출 디바이스.
  4. 제2항에 있어서,
    상기 도전층이 상기 저항층보다 상기 기판으로부터 멀리 배치되고, 저항층 개구부와 도전층 개구부가 원형으로 이루어지는 전자 방출 디바이스.
  5. 제1항에 있어서,
    상기 저항층이 상기 도전층보다 상기 기판으로부터 멀리 배치되고, 도전층 개구부와 저항층 개구부가 원형으로 이루어지는 전자 방출 디바이스.
  6. 제1항에 있어서,
    상기 게이트 전극들과 절연을 유지하며 게이트 전극들 상부에 위치하는 집속 전극을 더욱 포함하는 전자 방출 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 전자 방출 디바이스와;
    상기 기판에 대향 배치되는 타측 기판과;
    상기 타측 기판의 일면에 형성되는 형광층들; 및
    상기 형광층들의 일면에 위치하는 애노드 전극
    을 포함하는 전자 방출 표시장치.
  8. 기판 전체에 저항층과 도전층을 차례로 형성하고;
    상기 기판 위에 마스크층을 형성하고;
    상기 도전층 가운데 상기 마스크층으로 덮이지 않고 노출된 부위를 식각하여 도전층을 스트라이프 형상으로 패터닝함과 동시에 도전층 개구부를 형성하고;
    상기 저항층 가운데 상기 마스크층과 상기 도전층으로 덮이지 않고 노출된 부위를 식각하여 저항층을 스트라이프 형상으로 패터닝함과 동시에 저항층 개구부를 형성하고;
    상기 도전층을 과식각하여 상기 도전층 개구부를 확장시킨 후 상기 마스크층을 제거하고;
    상기 기판 위에 절연층과 게이트 전극을 형성한 다음 게이트 전극 개구부와 절연층 개구부를 형성하고;
    상기 저항층 개구부에 전자 방출부를 형성하는 단계들을 포함하는 전자 방출 디바이스의 제조 방법.
  9. 기판 전체에 도전층과 저항층을 차례로 형성하고;
    상기 기판 위에 마스크층을 형성하고;
    상기 저항층 가운데 상기 마스크층으로 덮이지 않고 노출된 부위를 식각하여 저항층을 스트라이프 형상으로 패터닝함과 동시에 저항층 개구부를 형성하고;
    상기 도전층 가운데 상기 마스크층과 상기 저항층으로 덮이지 않고 노출된 부위를 과식각하여 도전층을 스트라이프 형상으로 패터닝함과 동시에 상기 저항층 개구부보다 큰 폭의 개구부를 형성한 후 마스크층을 제거하고;
    상기 기판 위에 절연층과 게이트 전극을 형성한 다음 게이트 전극 개구부와 절연층 개구부를 형성하고;
    상기 저항층 개구부에 전자 방출부를 형성하는 단계들을 포함하는 전자 방출 디바이스의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 저항층 개구부와 상기 도전층 개구부를 원형으로 형성하며, 저항층 개구부 중심축과 도전층 개구부 중심축 사이의 거리가 0.5㎛ 이하인 전자 방출 디바이스의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 도전층을 과식각할 때 도전층 식각액을 이용하여 습식 식각하는 전자 방출 디바이스의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 전자 방출부 형성 단계가,
    상기 기판 전체에 희생층을 형성하고 이를 패터닝하여 상기 저항층 개구부에 대응하는 개구부를 형성하고, 기판 전체에 전자 방출 물질과 감광성 물질을 포함하는 페이스트상 혼합물을 도포하고, 기판 후면에서 자외선을 조사하여 저항층 개구 부에 채워진 혼합물을 선택적으로 경화시키고, 현상, 건조 및 소성하는 과정들을 포함하는 전자 방출 디바이스 제조 방법.
  13. 제12항에 있어서,
    상기 희생층을 포토레지스트 물질로 형성하고, 상기 기판 후면에서 자외선을 조사하여 상기 저항층 개구부를 통해 희생층을 선택 노광하는 전자 방출 디바이스의 제조 방법.
  14. 제8항 또는 제9항에 있어서,
    상기 전자 방출부가 탄소계 물질과 나노미터 사이즈 물질 중 적어도 하나를 포함하는 전자 방출 디바이스의 제조 방법.
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