KR20070119766A - 유기 박막 트랜지스터 및 유기 박막 트랜지스터 제작 방법 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터의 구조에 관한 것으로서, 본 발명에 의한 유기 박막 트랜지스터의 제1실시예는 다수개의 홈이 형성된 기판; 상기 홈 내부로 증착되는 드레인 전극 및 소스 전극; 상기 기판 위로 형성되는 유기 반도체층; 상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및 상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 한다. 또한, 본 발명에 의한 유기 박막 트랜지스터의 제2실시예는 기판; 상기 기판의 상면 일부에 형성되는 절연막층; 상기 기판 상면 및 상기 절연막층 양측면에 형성되는 드레인 전극 및 소스 전극; 상기 절연막층, 상기 드레인 전극 및 상기 소스 전극 위로 형성되는 유기 반도체층; 상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및 상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 첫째, 유기 박막 트랜지스터의 전극간 누설전류가 억제됨으로써 오프 전류가 감소되고 온/오프 전류 비율이 증가되어 트랜지스터의 동작 특성이 개선되고, 둘째, 유기 박막 트랜지스터의 전극간 절연 구조로 인하여 전극간 단차가 보정될 수 있으므로 그 위로 형성되는 층들의 성장 조건이 향상되고, 트랜지스터 소자의 내구성, 내식성 등이 좋아지는 효과가 있다.
Description
도 1은 일반적인 탑게이트형 코플래너 유기 박막 트랜지스터의 구조를 도시한 측단면도.
도 2는 일반적인 탑컨택트형 인버티드 스태거 유기 박막 트랜지스터의 구조를 도시한 측단면도.
도 3은 일반적인 바텀컨택트형 인버티드 코플래너 유기 박막 트랜지스터의 구조를 도시한 측단면도.
도 4는 일반적인 탑게이트형 스태거 유기 박막 트랜지스터의 구조를 도시한 측단면도.
도 5는 일반적인 탑게이트형 스태거 유기 박막 트랜지스터의 층구조를 개략적으로 도시한 측단면도.
도 6은 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제작 방법을 도시한 흐름도.
도 7은 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제1공정 처리후 구조를 도시한 측단면도.
도 8은 본 발명의 제1실시예예 따른 유기 박막 트랜지스터의 제2공정 처리후 구조를 도시한 측단면도.
도 9는 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제3공정 처리후 구조를 도시한 측단면도.
도 10은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제작 방법을 도시한 흐름도.
도 11은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제1공정 처리후 구조를 도시한 측단면도.
도 12는 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제2공정 처리후 구조를 도시한 측단면도.
도 13은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제3공정 처리후 구조를 도시한 측단면도.
도 14는 본 발명의 제3실시예에 따른 유기 박막 트랜지스터의 구조를 도시한 측단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200, 300: 기판 110, 220, 320: 소스 전극
120, 230, 330: 드레인 전극 210, 312, 314, 316: 게이트 절연막
130, 240, 340: 유기 반도체 140, 250, 350: 게이트 절연막
150, 260, 360: 게이트 전극
본 발명은 유기 박막 트랜지스터 및 유기 박막 트랜지스터의 제작 방법에 관한 것이다.
유기 박막 트랜지스터(OTFT; Organic Thin Film Transistor)는 폴리머를 포함하는 유기분자를 이용한 분자소자(유기물 반도체 소자)로서, "SAM(Self Assembled Monolayer)" 등과 같이 분자를 배열하여 나노 크기의 소자로 제작된다.
유기 박막 트랜지스터는 지난 십 수년간 광범위하게 연구되어 왔으며, 최근 그 기술이 급격히 진보되어 실제 제품에 많이 활용되고 있는 추세이다.
특히, 플렉서블(Flexible)한 기판 상에, 저온 환경의 반도체 공정을 사용하여 집적 회로를 구현할 수 있으므로 저비용으로 우수한 동작 특성을 가지는 소자를 제작할 수 있으며, 예를 들어, 비정질 실리콘 소자(무기 박막 소자)가 사용되었을 때보다 우수한 동작 특성을 가지는 LCD(Liquid Crystal Display), 스마트 카드, 근거리 통신용 태그, 광역 센서 어레이 등 다양한 분야에서 활용될 수 있다.
이와 같은 유기 박막 트랜지스터에 대하여 간단히 살펴보면 다음과 같다.
도 1은 일반적인 탑게이트형 코플래너(Coplanar) 유기 박막 트랜지스터의 구조를 도시한 측단면도이고, 도 2는 일반적인 탑컨택트(Top contact)형 인버티드(Inverted) 스태거 유기 박막 트랜지스터의 구조를 도시한 측단면도이다.
그리고, 도 3은 일반적인 바텀컨택트(Bottom contact)형 인버티드 코플래너 유기 박막 트랜지스터의 구조를 도시한 측단면도이고, 도 4는 일반적인 탑게이트(Top gate)형 스태거(Staggered) 유기 박막 트랜지스터의 구조를 도시한 측단면 도이다.
도 1 내지 도 4에 도시된 것처럼, 유기 박막 트랜지스터는 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연막의 상대적인 배치에 따라 크게 네 가지 종류의 트랜지스터로 구분되는데, 무기 박막 트랜지스터의 경우 공정의 용이성, 안정성, 높은 계면 특성으로 인하여 인버티드 스태거(탑 컨택트) 구조가 선호되지만 유기 박막 트랜지스터의 경우 각 구조가 가지는 장단점이 상이하여 제품 적용시 적합성 여부를 판단하기가 어려운 특징이 있다.
우선, 도 1에 도시된 탑게이트형 코플래너 구조는 기판(10)위에 활성층(11)이 형성되고, 활성층(11) 위에 소스/드레인 전극(12, 13)이 증착되며, 그 위로 절연막(14)과 게이트 전극(15)이 형성되는 구조를 가지는데, 유기 활성층(11)이 공정 초기에 형성되므로 펜타센(Pentacene) 등으로 이루어지는 유기 박막을 고온 공정으로 처리하기 어렵고, 수분과 에칭용 시약(Etchant; 부식약)에 취약한 특성을 가진다. 따라서, 일반적으로 OTFT 제조 공정엔 부적합하다고 판단된다.
도 2에 도시된 탑컨택트형 인버티드 스태거 구조는 기판(20), 게이트 전극(21), 절연막(22), 활성층(23), 소스/드레인 전극(24, 25)가 차례대로 적층되며, OTFT 단위 소자 제작시 많이 도입되는 구조로서 비교적 좋은 트랜지스터 특성을 보여 주는 구조이나, 유기 활성층(23) 증착 후 소스/드레인 전극(24, 25)이 증착 될 때, 유기 활성층(23)의 열화 (degradation)가 발생될 확률이 높다. 즉, 소스/드레인 전극(24, 25)은 주로 진공 증착(Evaporation)법으로 형성되는데, 이때 발생하는 열이나 복사선, 또는 증착되는 전극물질이 유기 활성층(23) 안쪽으로 내부확산되는 현상으로 인하여 유기 활성층(23)의 화학적/물리적 구조에 열화가 발생될 수 있으며, 이는 유기 활성층(23)과 전극(24, 25)간의 접촉저항(Contact or Parasitic resistance)이 증가되는 이유가 된다. 또한, 식각 공정에 사용되는 섀도우 마스크(Shadow mask)의 해상도 제한으로 소자의 크기가 커지게 되는 단점이 있다.
도 3에 도시된 바텀컨택트(Bottom contact)형 인버티드 코플래너 구조는 기판(30), 게이트 전극(31), 절연막(32), 소스/드레인 전극(33, 34), 활성층(35)이 차례대로 적층되는데, 평탄한 절연층(22)위에 활성층(23)이 형성되는 인버티드 스태거 구조(도 2에 도시됨)와는 달리 소스/드레인 전극(33, 34)이 먼저 형성되고 그 위로 활성층(35)이 형성되므로 상대적으로 소자 성능이 떨어진다.
즉, 절연층(32), 소스/드레인 전극(33, 34), 활성층(35)으로 이루어지는 계면 (Triple interface)에서는 활성층(35)의 그레인 크기(Grain size)가 작게 증착되는 경향이 있어 불규칙한 그레인 영역(Grain boundary)로 인한 결함면(Defect site)이 많아지며, 이는 전류의 흐름을 방해하게 된다.
그러나, 바텀컨택트 구조는 포토리쏘그라피(Photolithography) 기술로 소스/드레인 전극(33, 34)의 패터닝이 가능하기 때문에 미세 소자 제작이 용이하여 제품 응용성이 뛰어난 장점이 있다.
도 4에 도시된 탑게이트(Top gate)형 스태거(Staggered) 구조는 순차적으로 기판(40), 소스/드레인 전극(41, 42), 활성층(43), 절연막(44), 게이트 전극(45)이 형성되는데, 바텀컨택트 구조와 유사하게 포토리쏘그라피 기술을 이용하여 소스/드레인 전극(41, 42)의 미세 패턴을 구현할 수 있고, 활성층(43)이 절연막(44) 아래 에 위치되므로 상대적으로 수분, 공기, 외부 유입 물질에 대한 내성이 강한 특징을 갖는다. 이와 같은 장점으로 인하여 탑게이트형 스태거 구조는 안정적인 동작을 구현할 수 있고 높은 제품 응용성을 가진다.
도 5는 도 4에 도시된 일반적인 탑게이트형 스태거 유기 박막 트랜지스터의 층구조를, 보다 이해하기 쉽도록 개략적으로 도시한 측단면도인데, 소스/드레인 전극(41, 42)을 활성층(유기 반도체)(43)이 둘러싸고 있다.
이상적인 유기 반도체(43)라면 게이트 전극(45)에 의해 채널이 형성되지 않는 경우 소스/드레인 전극(41, 42)사이에 전하의 흐름이 없어야 되지만, 실제로는 유기반도체(43)가 일반적인 절연물질보다 낮은 절연 특성을 갖으므로 소스/드레인 전극(41, 42)에 전압이 걸릴 경우 어느 정도의 누설 전류(Leakage current)가 흐르게 된다.
따라서, 본 발명은 여러 종류의 구조가 가지는 장점을 모아 제품 선택시 구조의 선택 도입이 용이하고, 구조적 개선으로 인하여 공정 조건이 향상됨으로써 동작 특성이 개선되는 유기 박막 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 발명은 스태거 구조에 있어서, 전극간 누설 전류를 억제함으로써 온/오프 전류 비율(On/Off current ratio)이 증가되고 동작 특성이 향상되는 유기 박막 트랜지스터를 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 스태거 구조에 있어서, 전극간 단차를 제거함으로써 상측으로 증착되는 유기 반도체의 박막 성장 조건을 안정화하고, 단순한 공정으로도 고기 능의 유기 박막 트랜지스터를 제작할 수 있는 방법을 제공하는 것을 또 다른 목적으로 한다.
또한, 본 발명은 전극간 누설 전류를 억제하기 위한 절연 구조를 다양하게 구현함으로써, 공정 환경의 차이, 장비의 차이, 응용될 제품의 종류에 따라 선택적으로 이용될 수 있는 유기 박막 트랜지스터 제작 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명에 의한 유기 박막 트랜지스터는 다수개의 홈이 형성된 기판; 상기 홈 내부로 증착되는 드레인 전극 및 소스 전극; 상기 기판 위로 형성되는 유기 반도체층; 상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및 상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위하여, 본 발명에 의한 유기 박막 트랜지스터는 기판; 상기 기판의 상면 일부에 형성되는 절연막층; 상기 기판 상면 및 상기 절연막층 양측면에 형성되는 드레인 전극 및 소스 전극; 상기 절연막층, 상기 드레인 전극 및 상기 소스 전극 위로 형성되는 유기 반도체층; 상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및 상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터에 구비되는 상기 유기 반도체층은 상기 절연막층, 상기 드레인 전극 및 상기 소스 전극이 형성되지 않은 기판면이 존재하면, 상기 기판면을 포함하여 형성되는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터에 구비되는 상기 절연막층은 다수개로서, 상기 드레인 전극 및 상기 소스 전극 사이에 위치되는 제1절연막층, 상기 드레인 전극과 상기 소스 전극의 외각 측면으로 위치되는 제2절연막층 및 제3절연막층을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터에 구비되는 상기 기판의 홈은 패터닝 공정에 의하여 형성되는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터에 구비되는 상기 드레인 전극 및 소스 전극 중 하나 이상의 전극은, 상기 홈 내부로 증착됨에 있어서, 기판 면 이하의 높이로 증착되는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터에 구비되는 상기 드레인 전극 및 소스 전극 중 하나 이상의 전극은, 상기 절연막층과 동일한 높이로 형성되거나 상기 절연막층보다 낮게 형성되는 것을 특징으로 한다.
상기의 또 다른 목적을 달성하기 위하여, 본 발명에 의한 유기 박막 트랜지스터의 제작 방법은, 기판에 다수개의 홈이 패터닝 식각되는 단계; 상기 홈 내부로 드레인 전극 및 소스 전극이 증착되는 단계; 상기 기판 위로 유기 반도체층이 형성되는 단계; 상기 유기 반도체층 위로 게이트 절연막층이 형성되는 단계; 및 상기 게이트 절연막층 위로 게이트 전극이 형성되는 단계를 포함하는 것을 특징으로 한다.
상기의 또 다른 목적을 달성하기 위하여, 본 발명에 의한 유기 박막 트랜지 스터 제작 방법은, 기판 상면 일부에 절연막층이 형성되는 단계; 상기 기판 상면 및 상기 절연막층 양측면으로 드레인 전극 및 소스 전극이 증착되는 단계; 상기 절연막층, 상기 드레인 전극 및 상기 소스 전극 위로 유기 반도체층이 형성되는 단계; 상기 유기 반도체층 위로 게이트 절연막층이 형성되는 단계; 및 상기 게이트 절연막층 위로 게이트 전극이 형성되는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터 제작 방법 중에서, 상기 절연막층이 형성되는 단계는, 상기 절연막층이 다수개로서 서로 이격되어 형성되는 단계이고, 상기 드레인 전극 및 소스 전극이 증착되는 단계는, 상기 서로 이격된 절연막층 사이의 공간에 증착되는 단계인 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터 제작 방법 중에서, 상기 드레인 전극 및 소스 전극이 증착되는 단계는, 증착 공정이 진행된 후, 상기 드레인 전극 및 상기 소스 전극이 상기 기판 면보다 높게 형성되지 않도록 폴리싱 공정 또는 면식각 공정이 더 수행되는 것을 특징으로 한다.
또한, 본 발명에 의한 유기 박막 트랜지스터 제작 방법 중에서, 상기 드레인 전극 및 소스 전극이 증착되는 단계는, 증착 공정이 진행된 후, 상기 드레인 전극 및 상기 소스 전극이 상기 절연막층 상면보다 높게 형성되지 않도록 폴리싱 공정 또는 면식각 공정이 더 수행되는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예에 따른 유기 박막 트랜지스터 및 유기 박막 트랜지스터 제작 방법에 대하여 상세히 설명하는데, 이해의 편의를 위하여 상기 유기 박막 트랜지스터의 구성 및 그 제작 방법을 함께 설명하 기로 한다.
도 6은 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제작 방법을 도시한 흐름도이고, 도 7은 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제1공정 처리후 구조를 도시한 측단면도이다.
처음으로, 기판(100)의 상면 일부 영역에 홈(105)이 형성되는데, 상기 홈(105)은 소스 전극(110)과 드레인 전극(120)이 증착되는 공간으로서 2개로 형성된다(S100).
상기 기판(100)은 사파이어, Si(실리콘), SiC(실리콘 카바이트), GaAs(갈륨 비소), ZnO(산화 아연), MgO(산화 마그네슘) 등의 원소 화합물 또는 플라스틱 재질로 제작될 수 있으며, 상기 홈(105)은 습식 식각 또는 건식 식각과 같은 식각 공정 또는 밀링 공정을 통하여 패터닝(Patterning)될 수 있으나, 습식 식각을 하게 되면 등방성 식각 특성으로 인하여 동일한 수평/수직 비율로 식각되므로 원하는 모양의 식각 형상이 이루어지기 어렵고, 밀링 공정은 나노 단위의 유기 반도체 박막 상에서 정교한 작업이 힘들다.
이러한 이유로 본 발명의 실시예에서는 드라이 에칭이 이용되어 상기 홈(105)이 형성되는 것으로 하며, 이온 충격에 의한 물리적 방법, 플라즈마 속에서 발생된 반응 물질에 의한 화학적 방법 등과 같은 드라이 에칭 기술이 이용될 수 있다.
본 발명의 실시예에서 사용되는 드라이 에칭은 RIE(Reactive Ion Etcher: 반응 이온 식각 장치)를 이용하여 수행될 수 있으며, RIE란 식각될 기판이 고주파 전 류가 공급되는 하단 전극판 위에 장착되고, 접지된 반응 용기에 상단 전극판이 위치되는 구조를 가진다.
식각될 기판(100)이 장착된 전극의 면적이 다른 전극 면적에 비하여 매우 작으므로 큰 전압이 기판(100) 측 전극으로 유기되어, 양전하의 이온들이 빠르게 가속된 후 기판(100) 면에 충돌된다. 식각 작용을 일으킬 정도의 이온 운동 에너지는 수백 eV 정도로, RIE는 100 ~ 1000 eV 에너지를 가지도록 이온들을 가속시킨 후 기판(100) 면에 충돌시킨다.
패터닝 공정을 통하여 기판(100)에 홈(105)이 형성되면, 상기 홈(105) 내부로 금속 재료가 증착되어 소스 전극(110) 및 드레인 전극(120)이 형성된다(S105).
상기 소스 전극(110) 및 드레인 전극(120)을 형성하기 위하여, 고순도 구리나 알루미늄늄(Al2O3) 등의 금속 재료가 사용될 수 있으며, 가령 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition)와 같은 금속박막 증착기술이 이용될 수 있다.
도 8은 본 발명의 제1실시예예 따른 유기 박막 트랜지스터의 제2공정 처리후 구조를 도시한 측단면도인데, 도 8에 도시된 것처럼 소스 전극(110) 및 드레인 전극(120)이 기판(100) 홈 내부로 증착되면, 소스 전극(110) 및 드레인 전극(120)이 기판(100) 면보다 높게 돌출되지 않도록 면 식각 공정을 처리한다(S110).
상기 기판(100) 면을 편평하게 식각하기 위하여, 예를 들어 래핑(Lappiing) 공정, 폴리싱(Polishing) 공정, 화학적 디핑(Dipping) 공정 등이 이용될 수 있다.
상기 기판(100) 면을 중간정도의 입도(∼1,000∼1,200번)를 가지는 연마재로 연마하여 래핑 공정을 수행할 수 있으며, 이러한 연마재로는 카보란담이나 알루미나가 사용된다.
또한, 폴리싱 공정은, 래핑 공정에서 사용되는 연마재보다 높은 입도를 가지는 연마재가 사용되며, 물에 녹인 연마재를 주입하면서 연마포를 씌운 회전판 위에 적하하면서 기판을 연마시킨다. 이외에, 상기 폴리싱 공정은 기계적 연마 방식, 화학적 연마 방식 그리고 화학/기계적 연마(CMP; Chemical Mechanical Polishing) 방식 등이 있다.
상기 디핑공정은 금속층 제거용 용액과의 반응을 유도하여 기판(100) 면을 고르게 할 수 있는데, 예를 들어 상기 기판(100)의 표면 일부를 70 ℃ 내지 80 ℃의 온도로 가열된 인산에 담금으로써 기계적 연마 방식보다 정교하게 표면을 처리할 수 있다.
이와 같이 하여, 기판(100) 면이 고르게 됨으로써 그 위로 적층되는 유기 반도체층(130), 게이트 절연막층(140) 등의 층구조 역시 편평하고 일정한 두께로 고르게 형성될 수 있다.
도 9는 본 발명의 제1실시예에 따른 유기 박막 트랜지스터의 제3공정 처리후 구조를 도시한 측단면도이다.
이어서, 상기 전극이 삽입된 기판 위로 유기 반도체층(130)이 형성된다(S115).
유기 반도체는 전도성 고분자와 유기 저분자 물질이 결합된 것으로서 전도성 고분자는 반도체와 금속의 전기적, 광학적 특성을 갖으며 고분자의 우수한 물성 및 제조 방법의 이점을 결합한 신소재이다.
즉, 유기물 반도체는 유기물(고분자 포함)처럼 용제에 녹고, 온도를 높이면 증발하며, 구부려도 전기적 성질이 변하지 않는 점, 그리고 가벼우면서도 충격에 강한 특성이 있다.
상기 유기 반도체층(130)은 상온이나 아주 낮은 수치(100℃ 이하)의 온도에서도 잘 결정화되므로 성막 시, 기판의 온도를 높일 필요가 없다. 따라서 플라스틱과 같은 재질의 기판(100)이 사용될 수 있다.
상기 유기 반도체층(130)은 예를 들어, 프린팅 기법을 사용하여 박막으로 성장될 수 있는데, 고분자나 녹을 수 있도록 설계된 단분자 유기물을 솔벤트에 녹이고, 이를 기판(100) 위에 도포한다.
솔벤트에 녹인 유기물액이 도포되면, 솔벤트를 증발시켜 고체화시킴으로써 유기 반도체층(130)이 형성된다.
이와 같이 액체상태인 유기 반도체(130)의 특성을 이용하면 다양한 방법으로 박막을 형성할 수 있는데, 회전 도포(spin coating), 담그기(dipping), 프린팅 인쇄, 그라비아 인쇄, 플렌소 인쇄, 리소그래픽 인쇄, 실크 스크린 인쇄 등의 기법이 이용될 수 있다.
이렇게 유기 반도체를 이용하면 저온 상태에서 단순한 공정을 통하여 박막을 형성할 수 있으므로 생산비용이 적게 들고 정교한 층구조를 형성할 수 있다는 장점 이 있다.
상기 유기 반도체층(130)이 형성되면, 그 위로 게이트 절연막층(140)형성되고(S120), 게이트 절연막층(140) 위로 게이트 전극(150)이 차례대로 형성된다(S125).
상기 게이트 절연막층(140)은 IMD(Intermetal dielectric) 유전체에 속하는 층으로서, FSG(FxSiOy; Fluorinated Silicate Glass) 또는 USG(Undoped silicated Galss) 재질로 이루어질 수 있다.
상기 FSG는 CVD(Chemical Vapor Deposition; 화학 기상 증착) 방법으로 형성되며, 실레인(SiH4) 가스와 산소, SiF4를 주입하여 형성시킨다. FSG는 경화 시, 부식성 물질이나 기타 휘발성 부산물들을 발생시키지 않고 접착력이 좋으며 평탄화가 잘 이루어지는 등의 특성을 가진다.
상기 게이트 전극(150)은 소스 전극(110), 드레인 전극(120)과 유사한 재질과 공정을 통하여 형성될 수 있다.
이하에서, 본 발명의 제2실시예에 따른 유기 박막 트랜지스터에 대하여 살펴본다.
도 10은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제작 방법을 도시한 흐름도이고, 도 11은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제1공정 처리후 구조를 도시한 측단면도인데, 본 발명의 제2실시예에 따른 유기 박막 트랜지스터는 전술한 제1실시예와 유사한 층구조 및 동작 특성을 가지므로 반복 되는 설명은 생략하기로 한다.
처음으로, 기판(200) 상면 일부에 절연막층(210)이 형성되는데, 상기 절연막층(210)은 게이트 절연막층(250)과 유사한 재질로 형성될 수 있다(S200).
상기 절연막층(210)이 형성되면, 절연막층(210) 양측으로 인접하여 소스 전극(220)과 드레인 전극(230)이 형성되고(S205), 전술한 것처럼, 절연막층(210), 소스 전극(220)과 드레인 전극(230)의 표면이 편평하고 고르게 처리된다(S210).
그러나, 소스 전극(220)과 드레인 전극(230)이 절연막층(210)보다 낮게 형성되는 경우도 가능하며, 이러한 경우 표면 처리 공정은 생략가능하다.
도 12는 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제2공정 처리후 구조를 도시한 측단면도이다.
상기 소스 전극(220)과 드레인 전극(230)이 형성되면, 절연막층(210), 소스 전극(220) 및 드레인 전극(230)의 주위로 유기 반도체층(240)이 형성된다(S215).
상기 유기 반도체층(240)이 형성되면, 게이트 절연막층(250)이 증착되고(S220), 그 위로 게이트 전극(260)이 형성된다(S225).
도 13은 본 발명의 제2실시예에 따른 유기 박막 트랜지스터의 제3공정 처리후 구조를 도시한 측단면도이다.
이와 같은 구조를 가지는 본 발명의 제2실시예에 따른 유기 박막 트랜지스터는, 기판(100)에 홈(105)을 형성하여 소스 전극(110)과 드레인 전극(120) 사이를 절연시킨 것과는 다르게, 기판(100) 면을 가공하지 않고 별도의 절연 구조물을 더 구비하여 소스 전극(110)과 드레인 전극(120) 사이를 절연시킨 점이 상이하다.
도 14는 본 발명의 제3실시예에 따른 유기 박막 트랜지스터의 구조를 도시한 측단면도인데, 본 발명의 제2실시예와 유사한 층구조를 가지므로 층구조 및 제작 공정에 대하여 반복되는 설명은 생략하기로 한다.
도 14에 의하면, 본 발명의 제3실시예에 따른 유기 박막 트랜지스터는 밑으로부터 기판(300)과, 상기 기판(300) 위에 교대로 적층되어 하나의 층을 형성하는 절연막층(312, 314, 316), 소스 전극(320), 드레인 전극(330), 그리고 유기 반도체층(340), 게이트 절연막층(350), 게이트 전극(360)을 포함하여 이루어진다.
본 발명의 제3실시예에 따른 유기 박막 트랜지스터가 전술한 제2실시예와 대비되는 점은, 제2실시예에서는 절연막층(210)이 하나로 구비되고 그 좌우면으로 소스 전극(220)과 드레인 전극(230)이 증착되며 전극(220, 230)의 각 끝단면을 통하여 기판(200)까지 유기 반도체층(240)이 형성된 반면, 제3실시예에서는 절연막층(312, 314, 316)이 다수개로 상호 이격되어 기판(300) 상에 형성되고, 상기 절연막층(312, 314, 316) 사이의 공간에 소스 전극(320) 및 드레인 전극(330)이 증착되는 점이 상이하다.
또한, 다수개의 절연막층(312, 314, 316), 소스 전극(320) 및 드레인 전극(330)이 하나의 층을 이루므로 유기 반도체층(340)은 기판(300) 면에 인접되지 않는다.
상기 제1절연막층(312), 제2절연막층(314), 제3절연막층(316) 사이에 소스 전극(320) 및 드레인 전극(330)이 증착됨에 있어서, 상기 소스 전극(320) 및 드레인 전극(330)의 높이는 상기 절연막층(312, 314, 316)보다 동일하거나 낮게 형성되 어야 한다.
따라서, 상기 소스 전극(320) 및 드레인 전극(330)이 증착된 후 전술한 것과 동일하게 표면 처리되며, 상기 소스 전극(320) 및 드레인 전극(330)이 절연막층(312, 314, 316)보다 낮게 형성되는 경우 상기 제1절연막층(312), 제2절연막층(314), 제3절연막층(316)의 표면이 편평하게 처리된 후 상기 소스 전극(320)과 드레인 전극(330)이 증착될 수도 있다.
이와 같이, 본 발명의 제1실시예, 제2실시예, 제3실시예에 따른 유기 박막 트랜지스터의 구조에 의하면, 소스 전극과 드레인 전극 사이가 기판 또는 절연막층에 의하여 절연됨으로써 채널이 형성되지 않은 상태에서 누설 전류가 발생되지 않으며, 따라서 온/오프 전류 비율이 증가되고 트랜지스터의 동작 특성이 개선될 수 있다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 유기 박막 트랜지스터의 전극간 누설전류가 억제됨으로써 오프 전류가 감소되고 온/오프 전류 비율이 증가되어 트랜지스터의 동작 특성이 개선되는 효과가 있다.
둘째, 유기 박막 트랜지스터의 전극간 절연 구조로 인하여 전극간 단차가 보정될 수 있으므로 그 위로 형성되는 층들의 성장 조건이 향상되고, 트랜지스터 소자의 내구성, 내식성 등이 좋아지는 효과가 있다.
셋째, 제품 응용의 초기 단계로서, 뚜렷한 선택기준없이 산만하게 사용되는 여러 종류의 유기 박막 트랜지스터가 가지는 구조적 장점을 취합함으로써 제품 응용시 선택/도입이 용이하게 되는 효과가 있다.
Claims (12)
- 다수개의 홈이 형성된 기판;상기 홈 내부로 증착되는 드레인 전극 및 소스 전극;상기 기판 위로 형성되는 유기 반도체층;상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 기판;상기 기판의 상면 일부에 형성되는 절연막층;상기 기판 상면 및 상기 절연막층 양측면에 형성되는 드레인 전극 및 소스 전극;상기 절연막층, 상기 드레인 전극 및 상기 소스 전극 위로 형성되는 유기 반도체층;상기 유기 반도체층 위로 형성되는 게이트 절연막층; 및상기 게이트 절연막층 위로 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 2항에 있어서, 상기 유기 반도체층은상기 절연막층, 상기 드레인 전극 및 상기 소스 전극이 형성되지 않은 기판면이 존재하면, 상기 기판면을 포함하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 2항에 있어서, 상기 절연막층은다수개로서, 상기 드레인 전극 및 상기 소스 전극 사이에 위치되는 제1절연막층, 상기 드레인 전극과 상기 소스 전극의 외각 측면으로 위치되는 제2절연막층 및 제3절연막층을 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서, 상기 기판의 홈은패터닝 공정에 의하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서, 상기 드레인 전극 및 소스 전극 중 하나 이상의 전극은상기 홈 내부로 증착됨에 있어서, 기판 면 이하의 높이로 증착되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 2항에 있어서, 상기 드레인 전극 및 소스 전극 중 하나 이상의 전극은상기 절연막층과 동일한 높이로 형성되거나 상기 절연막층보다 낮게 형성되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 기판에 다수개의 홈이 패터닝 식각되는 단계;상기 홈 내부로 드레인 전극 및 소스 전극이 증착되는 단계;상기 기판 위로 유기 반도체층이 형성되는 단계;상기 유기 반도체층 위로 게이트 절연막층이 형성되는 단계;상기 게이트 절연막층 위로 게이트 전극이 형성되는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제작 방법.
- 기판 상면 일부에 절연막층이 형성되는 단계;상기 기판 상면 및 상기 절연막층 양측면으로 드레인 전극 및 소스 전극이 증착되는 단계;상기 절연막층, 상기 드레인 전극 및 상기 소스 전극 위로 유기 반도체층이 형성되는 단계;상기 유기 반도체층 위로 게이트 절연막층이 형성되는 단계; 및상기 게이트 절연막층 위로 게이트 전극이 형성되는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제작 방법.
- 제 9항에 있어서,상기 절연막층이 형성되는 단계는, 상기 절연막층이 다수개로서 서로 이격되어 형성되는 단계이고,상기 드레인 전극 및 소스 전극이 증착되는 단계는, 상기 서로 이격된 절연 막층 사이의 공간에 증착되는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 제작 방법.
- 제 8항에 있어서, 상기 드레인 전극 및 소스 전극이 증착되는 단계는증착 공정이 진행된 후, 상기 드레인 전극 및 상기 소스 전극이 상기 기판 면보다 높게 형성되지 않도록 폴리싱 공정 또는 면식각 공정이 더 수행되는 것을 특징으로 하는 유기 박막 트랜지스터 제작 방법.
- 제 9항에 있어서, 상기 드레인 전극 및 소스 전극이 증착되는 단계는증착 공정이 진행된 후, 상기 드레인 전극 및 상기 소스 전극이 상기 절연막층 상면보다 높게 형성되지 않도록 폴리싱 공정 또는 면식각 공정이 더 수행되는 것을 특징으로 하는 유기 박막 트랜지스터 제작 방법.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |