KR20070118275A - Ｃｍｏｓ 집적 회로 디바이스를 위한 장치, 시스템 및 방법 - Google Patents

Ｃｍｏｓ 집적 회로 디바이스를 위한 장치, 시스템 및 방법 Download PDF

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KR20070118275A
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Abstract

방사 요소를 포함하는 제 1 금속층 및 방사 요소에 접속된 제 1 도체를 포함하는 제 2 금속층을 갖는 CMOS(complementary metal oxide semiconductor) 집적 회로 디바이스를 위한 장치, 시스템 및 방법이 기술된다. 제 1 도체 및 방사 요소는 신호를 무선으로 통신하는 안테나를 형성하도록 상호 연결된다.

Description

ＣＭＯＳ 집적 회로 디바이스를 위한 장치, 시스템 및 방법{ANTENNA-SYSTEM USING COMPLEMENTARY METAL OXIDE SEMICONDUCTOR TECHNIQUES}
모든 무선 통신 장치는 소정의 형태 또는 구성으로 안테나를 포함한다. 안테나는 다른 특성들 중에서, 예를 들면, 방사 방향(direction of radiation), 커버리지 영역(coverage area), 방사 세기(emission strength), 빔 폭(beam-width) 및 사이드로브(sidelobe)를 포함하는 소정의 원하는 특성을 갖는 전자기 신호를 송출하도록 설계된다. 안테나는 여러 가지의 유형으로 이용가능하다. 일반적으로, 각각의 유형은 전자기 에너지를 방사 및 수신하기 위해, 와이어 또는 금속 표면과 같은 도전성 금속 구조물을 포함한다. 일반적인 유형의 안테나는 다이폴, 루프, 어레이, 패치, 도파관에 접속된 피라미드 혼(pyramidal horn), 밀리미터파 마이크로스트립(millimeter-wave microstrip), 공면 도파관(coplanar waveguide), 슬롯라인(slotline) 및 인쇄 회로 안테나를 포함한다.
안테나는 MIC(microwave integrated circuit) 또는 MMIC(monolithic microwave integrated circuit)에 집적되어 형성될 수 있다. 이들 유형의 집적 안테나는 기본적인 형성 블록으로서 송신 라인 및 도파관을 이용한다. 종래의 집적 안테나는 세라믹 및 래미네이트(laminate) 또는 GaAs(Gallium Arsenide) 모놀리 식 집적 회로 구현상에서 단일층 기판상에 형성된다. 이들 응용에서 이용된 송신 라인은 제조 및 능동 및 이산 구성요소와의 집적의 용이성을 위해, 마이크로스트립 또는 공면 도파관(CPW)을 이용한다.
밀리미터파 마이크로스트립 안테나 기법은 마이크로파 전자기 스펙트럼에서의 응용 범위에 대해 설계될 수 있다. 밀리미터파 마이크로스트립 안테나는, 10mm 내지 1mm 범위의 파장에 대응하는, 30GHz 내지 300GHz 범위의 전자기 스펙트럼에서 동작하도록 설계된다. 이들 안테나에 대한 응용은 개인 영역 네트워킹(personal area networking; PAN), 광대역 무선 네트워킹, 무선 휴대용 장치, 무선 컴퓨터, 서버, 워크스테이션, 랩탑, 울트라-랩탑, 핸드헬드 컴퓨터, 전화, 셀룰라 전화, 페이저, 워키-토키, 라우터, 스위치, 브리지, 허브, 게이트웨이, 무선 액세스 포인트(wireless access point; WAP), PDA(personal digital assistant), 텔레비전, 화상 전문가 그룹 오디오 계층 3 장치(MP3 플레이어), GPS(global positioning system) 장치, 전자 지갑(electronic wallet), OCR(optical character recognition) 스캐너, 의료용 장치, 카메라 등을 포함한다.
도 1은 안테나 시스템(100)의 일실시예를 도시한 도면.
도 2는 시스템(100) 층들의 확대도의 일실시예를 도시한 도면.
도 3은 CMOS 반도체의 수직 슬라이스의 일실시예를 도시한 도면.
도 4(a)-4(c)는 마이크로스트립 안테나 시스템(400)의 일실시예의 측단면도, 평면도 및 정면도.
도 5(a)-5(c)는 공면 도파관 안테나 시스템(500)의 일실시예의 측단면도, 평면도 및 정면도.
도 6(a)-6(c)는 슬롯라인 안테나 시스템(600)의 일실시예의 측단면도, 평면도 및 정면도.
도 7은 시스템(700)의 블록도의 일실시예를 도시한 도면.
도 8은 안테나 시스템(100, 400, 500, 600)을 갖는 CMOS 반도체를 형성하는 방법의 일실시예를 도시한 도면.
도 1은 안테나 시스템(100)의 일실시예를 도시한다. 일실시예에서, 안테나 시스템(100)은 예를 들면, 다수 N-요소 밀리미터파(mmWave) 수동 안테나 시스템으로서 구현될 수 있다. 일실시예에서, 안테나 시스템(100)은 표준 CMOS(complementary metal oxide semiconductor) 제조 및 금속화 프로세스로 구현될 수 있다. 일실시예에서, 시스템(100)은 예를 들면, MOSFET(metal oxide semiconductor field effect transistor) 디바이스를 형성하는데 이용된 VLSI(very large scale integration) CMOS 프로세스와 관련된 제조 기법의 특성을 이용하는 mmWave 집적 회로(IC) 통신 시스템을 제공한다. 일실시예에서, 안테나 시스템(100)은 예를 들면, 다른 것들 중에서 금속층(110) 및 금속층(120)과 같은 하나 이상의 금속화층으로 형성될 수 있다. mmWave 주파수(파장)에 대응하는 송신 라인(112)을 형성하는 전자기 무선 주파수(RF) 도체가 금속층(110)상에 형성될 수 있다. 또한, 신호/모드 필드 라인 종결을 위한 관련 접지면(114)이, 안테나 시스템(100)의 특정 구현에 따라, 금속층(110)상에, 또는 금속층(110) 아래의 하나 이상의 다른 금속층상에 형성될 수 있다. 예를 들면, 슬롯라인 송신 라인을 이용하는 소정의 구현과 같은 소정의 구현은 접지면(114)을 이용할 필요가 없을 수도 있다. 송신 라인(112)은 예를 들면, 다른 것들 중에서 마이크로스트립, 스트립라인, 공면 도파관, 및/또는 슬롯라인 송신 라인 및/또는 피드 라인을 형성하도록 배열될 수 있다. 일실시예에서, 안테나 시스템(100)은 예를 들면, 금속층(120)상에 형성된 방사 요소(122)를 포함할 수 있다. 일실시예에서, 금속층(120)은 예를 들면, 금속층(110) 및 송신 라인(112) 위에 위치된 최상부 금속층일 수 있다. 일실시예에서, 방사 요소(122)는 예를 들면, 표준 CMOS 제조 프로세스에서 상승형 금속 "더미 필(dummy fills)"로서 형성될 수 있다. 방사 요소(122)는 mmWave 안테나 시스템을 실현하기 위해 어레이로서 형성될 수 있다. 확대도 2(도 2)에 보다 상세히 도시된 바와 같이, 방사 요소(122)는 상호 인덕턴스 연결, 전계 연결 또는 자계 연결을 통해 송신 라인(112)에 연결될 수 있다. RF 에너지는, 일실시예에서, 예를 들면, 금속층(120) 아래에 위치된 하나의 금속층일 수 있는 금속층(110)상에 위치된 송신 라인(112)(예를 들면, 공면 도파관 스트립)을 여기(stimulating)시킴으로써 생성된 TEM(transverse electromagnetic) 모드를 통해 방사 요소(122)와 송신 라인(112) 사이에 연결될 수 있다. 일실시예에서, 금속층(110)은 예를 들면, 금속층(120)의 대략 10㎛ 아래에 위치될 수 있다. 일실시예에서, 방사 요소(122)는 mmWave 주파수(파장)에서의 신호 송신을 위한 지향성 안테나 시스템을 제공하도록, 금속층(110, 120)의 도전성, 물질 손실 탄젠트(material loss tangent) 및 기판 유전체에 적합한 치수로 형성될 수 있다.
일반적으로, 온-다이(on die) mmWave 안테나 시스템의 종래의 구현은 GaAs, InP(Indium Phosphide) 또는 다른 높은 전자 이동도 물질로 형성된다. 안테나 시스템(100)은 다이상에서 구현될 수 있다. 더욱이, 일실시예에서, 안테나 시스템(100)은 다이상에서, CMOS 디바이스와 관련된 물질을 포함하며 CMOS 처리 기법을 이용하는 mmWave 안테나 시스템으로서 구현될 수 있다. 일실시예에서, 안테나 시스템(100)은 무선 통신 응용을 위해 대규모/저비용 집적 처리로 형성될 수 있다. 일실시예에서, 안테나 시스템(100)은 mmWave 신호를 증폭하기 위한 디바이스를 제공하도록 130nm CMOS 프로세스로 실현될 수 있다. 시스템(100)의 다른 실시예는, 예를 들면, 다른 것들 중에서 90nm 및 65nm 프로세스로 실현될 수 있다. 일실시예에서, 안테나 시스템(100)은 온-다이 지향성 mmWave 안테나 시스템으로서 실현될 수 있다. 안테나 시스템(100)의 실시예는, 예를 들면, 몇몇 종래의 안테나 시스템에서와 같이 mmWave 신호를 유도하기 위한 외부(오프-다이/오프-패키지) 안테나 시스템이 아닌, 예를 들면, mmWave 파장 무선 통신을 위한 "온-다이" 고이득/지향성 안테나를 제공할 수 있다.
또한, 안테나 시스템(100)의 실시예는 IC를 위한 상호접속 시스템의 일부로서 형성될 수 있다. 예를 들어, 안테나 시스템(100)의 실시예는 예를 들면, mmWave 무선 통신 시스템에서 이용될 수 있는 임의의 무선 또는 플립칩 상호접속 디바이스 또는 방안의 일부로서 형성될 수 있다. 일실시예에서, 안테나 시스템(100)은, 예를 들면, 다른 것들 중에서 CMOS 디바이스를 위한 mmWave 주파수에서 다이-패키지-안테나-공중 무선 인터페이스로서 실현될 수 있다. 일실시예에서, 안테나 시스템(100)은, 예를 들면, 다른 것들 중에서 CMOS 디바이스를 위한 mmWave 주파수에서 다이-안테나-공중 무선 인터페이스로서 실현될 수 있다. 안테나 시스템(100)의 다양한 실시예는 mmWave CMOS 회로를 포함하는 개인 영역 네트워킹 장치의 일부로서 형성되거나 구현될 수 있으며, 시스템(100)은 미래의 개인 영역 네트워킹 구현과의 공동 작용을 위한 CE(consumer electronics) 주변 장치내에 집적될 수 있다.
도 2는 시스템(100) 층들의 확대도의 일실시예를 도시한다. 일실시예에서, 도 2는 금속층(110)과 금속층(120) 사이의 층들을 도시한다. 방사 요소(122)는 금속층(120)의 측면(124)상에 형성된다. 송신 라인(112)은 금속층(110)의 측면(116)상에 형성된다. 금속층(110)과 금속층(120) 사이의 거리(210)는 대략 10㎛일 수 있지만, 실시예들이 이러한 문맥으로 제한되지는 않는다. 상호 인덕턴스(126)는 금속층(120)의 측면(124)상에 형성된 방사 요소(122)와 금속층(110)의 측면(116)상에 형성된 송신 라인(112) 사이의 연결(coupling)을 제공한다.
도 3은 기판(302)상에 형성된 CMOS 반도체의 수직 슬라이스(300)의 일실시예를 도시한다. 도 3은 예를 들면, 8 금속층 디바이스(M0-M7)를 도시한다. 그럼에도 불구하고, 실시예는 MN 금속화층을 포함하는 CMOS 반도체상에 형성될 수 있다. 일실시예에서, 금속층 M0(304)은 "금속 1"이라 지칭되는 제 1 금속층 등에 대한 단축명이며, 예를 들면, 최상부 금속층 M7, 즉, 여덟 번째의 금속층(120)까지 그러하다. 하나 이상의 방사 요소(122)가 금속층(120)의 측면(124)상에 형성될 수 있다. 금속층(110)(M6)은 최상부 금속층(120) 바로 아래의 금속층이다. 송신 라인(112)은 금속층(110)의 측면(116)상에 형성될 수 있다. 금속층 M0-M6은 비아(306)를 통해 상호접속될 수 있다. 송신 라인(112) 및 방사 요소(122)는, 예를 들면, 그들 사이의 상호 인덕턴스(126)를 통해 접속 또는 연결될 수 있다.
도 4(a)-4(c)는 CMOS 제조 및 금속화 프로세스를 이용하여 형성된 마이크로스트립(예를 들면, 스트립라인) 안테나 시스템(400)의 일실시예의 측단면도, 평면도 및 정면도를 도시한다. 일실시예에서, 하나 이상의 방사 요소(422a,b,n)가, 표준 CMOS 제조 프로세스에서, 상승형 금속 "더미 필"의 어레이로서 형성될 수 있다. 마이크로스트립 안테나 시스템(400)은 예를 들면, 다른 것들 중에서 마이크로파 IC, 전자 구성요소, 및/또는 상호접속 디바이스에서의 mmWave 안테나 시스템에서 구현될 수 있다. 방사 요소(422a,b,n)를 포함하는 능동 요소가, 예를 들면, 표준 CMOS 처리 기법에 따라 최상부 금속층 MN상에 형성될 수 있다. 접지면(414a,b,n) 및 송신 라인(412a,b,n)과 같은 다른 요소가, 예를 들면, 최상부 금속층 MN 아래에 위치된 하나 이상의 부금속층(sub-metal layer)(404) M1-MN -1 위에 형성될 수 있다. 그러나, 실시예들이 이러한 문맥으로 제한되지는 않는다.
도 4(a)는 예를 들면, 하나 이상의 마이크로스트립 송신 라인(412) 및 하나 이상의 접지면(414)을 형성하는 하나 이상의 도전성 스트립(예를 들면, 스트립라인)을 포함하는 마이크로스트립 안테나 시스템(400)의 측단면도이다. 송신 라인(412) 및 접지면(414)은 기판(402)상에 형성된 CMOS 반도체에서의 분리된 부금속층(404)(M1-MN -1)상에 형성될 수 있다. 일실시예에서, 마이크로스트립 송신 라인(412)은 접지면(414) 위 및 최상부 금속층 MN 아래의 금속층들(404) 중 임의의 하나 위에 위치될 수 있다. 마이크로스트립 송신 라인(412)은 방사 요소(422a,b,n)가 그 위에 형성되는 CMOS 반도체의 최상부 금속층 MN이 아닌 분리된 금속층상에 형성될 수 있다. 따라서, 일실시예에서, 마이크로스트립 송신 라인(412)은 예를 들면, 접지면(414)과 방사 요소(422a,b,n) 사이에 샌드위치될 수 있다. 일실시예에서, 마이크로스트립 송신 라인(412), 접지면(414) 및 방사 요소(422a,b,n)는, 예를 들면, 스트립라인 mmWave 응용과 관련된 파장(또는 주파수)와 일치하는 기하구조(예를 들면, 치수)로 형성될 수 있다.
도 4(b)는 기판(402)상에 형성된 CMOS 반도체의 방사 요소(422a,b,n), 마이크로스트립 송신 라인(412a,b,n) 및 접지면(414a,b,n) 사이의 관계를 도시하는 마이크로스트립 안테나 시스템(400)의 평면도이다. 마이크로스트립 송신 라인(412a,b,n)은 접지면(414a,b,n) 위에 위치되며, 예를 들면, 방사 요소(422a,b,n)가 CMOS 반도체상에 형성될 수 있는 최상부 금속층 MN 아래에 위치되는 금속층 MN -1상의 도전성 스트립으로서 형성될 수 있다. 도 4(b)에 도시된 바와 같이, 방사 요소(422a,b,n), 마이크로스트립 송신 라인(412a,b,n) 및 접지면(414a,b,n)은 서로에 대하여 실질적으로 중첩된다.
도 4(c)는 CMOS 반도체의 부금속층(404)(M1-MN)상에 형성된 방사 요소(422a,b,n), 마이크로스트립 송신 라인(412a,b,n) 및 접지면(414a,b,n) 사이의 관계를 도시하는 마이크로스트립 안테나 시스템(400)의 정면도이다. 일실시예에서, 마이크로스트립 송신 라인(412a,b,n) 및 접지면(414a,b,n)이 최상부 금속층 MN 아래의 부금속층(404)(도 4(a), M1-MN -1)상에 형성될 수 있다. 일실시예에서, 마이크로스트립 송신 라인(412a,b,n)은 접지면(414a,b,n) 위의 도전성 금속 스트립 및 최상부 금속층 MN(도 4(a)) 아래의 적어도 하나의 금속층으로서 형성될 수 있다.
일실시예에서, 마이크로스트립 송신 라인(412a,b,n)은 상호 인덕턴스(426a,b,n) 각각을 통해 방사 요소(422a,b,n)에 연결될 수 있다. 일실시예에서, 금속층 MN상에 위치된 방사 요소(422a,b,n)는 금속층 MN -1상에 위치된 마이크로스트립 송신 라인(412a,b,n)에, 예를 들면, 일반적으로 상호 인덕턴스(426a,b,n)로서 각각 표현된 상호 인덕턴스 연결, 전계 연결 또는 자계 연결를 통해, 각각 연결될 수 있다. 일실시예에서, RF 에너지가, 예를 들면, 마이크로스트립 송신 라인(412a,b,n)을 전기적으로 여기시킴으로써 생성된 TEM 모드를 통해 방사 요소(422a,b,n) 및 마이크로스트립 송신 라인(412a,b,n) 사이에 연결될 수 있다. 일실시예에서, 금속층 MN -1은 예를 들면, 금속층 MN의 대략 10㎛ 아래에 위치될 수 있다. 일실시예에서, 방사 요소(422a,b,n)는 mmWave 주파수(파장)에서의 신호 송신 및 수신을 위한 지향성 안테나 시스템을 제공하도록, MN(도 4(a))을 포함하는 금속층(404)의 도전성, 물질 손실 탄젠트 및 기판 유전체에 적합한 치수로 형성될 수 있다. 그러나, 실시예들은 이러한 문맥으로 제한되지 않는다.
도 5(a)-5(c)는 CMOS 제조 및 금속화 프로세스를 이용하여 형성된 공면 도파관 안테나 시스템(500)의 일실시예의 측단면도, 평면도 및 정면도를 도시한다. 일실시예에서, 하나 이상의 방사 요소(522a,b,n)가 표준 CMOS 제조 프로세스에서 상승형 금속 "더미 필"의 어레이로서 또한 형성될 수 있다. 공면 도파관 안테나 시스템(500)은 예를 들면, 다른 것들 중에서 마이크로파 IC, 전자 구성요소, 및/또는 상호접속 디바이스에서의 mmWave 안테나 시스템에서 구현될 수 있다. 방사 요소(522a,b,n)를 포함하는 모든 능동 요소가, 표준 CMOS 처리 기법에 따라 최상부 금속층 MN상에 형성될 수 있다. 접지면(514a,b,n) 및 송신 라인(512a,b,n)과 같은 다른 요소가, 예를 들면, 최상부 금속층 MN 아래에 위치된 부금속층(504) M1-MN -1 위에 형성될 수 있다. 그러나, 실시예들이 이러한 문맥으로 제한되지는 않는다.
도 5(a)는 하나 이상의 접지면(514)으로부터 비중첩 관계로 측방향으로 분리된 공면 도파관 송신 라인(512)을 형성하는 하나 이상의 도체를 포함하는 공면 도파관 안테나 시스템(500)의 측단면도이다. 일실시예에서, 공면 도파관 송신 라인(512) 및 접지면(514)은 공면, 예를 들면, 동일 평면상에 위치될 수 있다. 일실시예에서, 공면 도파관 송신 라인(512) 및 접지면(514)은 기판(502)상에 형성된 CMOS 반도체의 분리된 부금속층(504)(M1-MN -1) 평면상에 형성될 수 있으며, 여전히 측방향으로 분리됨으로써, 공면 도파관 송신 라인(512) 및 접지면(514)이 중첩되지 않도록 한다. 일실시예에서, 공면 도파관 송신 라인(512)은 접지면(514) 위의 금속층상에 형성되거나 또는 동일한 금속층상에서 접지면(514)으로서 위치될 수 있다. 예를 들어, 일실시예에서, 공면 도파관 송신 라인(512) 및 접지면(514)은 측방향으로 분리되고, 방사 요소(522a,b,n)는 CMOS 반도체의 최상부 금속층 MN상의 공면 도파관 송신 라인(512) 위에 위치된다. 특정 구현이 동일한 금속층 평면상에 또는 분리된 금속 평면들상에 공면 도파관 송신 라인(512) 및 접지면(514)을 제공하는지의 여부에 따라, 공면 도파관 송신 라인(512)은 접지면(514)과, 예를 들면, 방사 요소(522a,b,n) 아래의 하나 이상의 금속층 사이에 위치된다. 일실시예에서, 공면 도파관 송신 라인(512), 접지면(514) 및 방사 요소(522a,b,n)는, 예를 들면, 스트립라인 mmWave 응용과 관련된 파장(또는 주파수)와 일치하는 기하구조(예를 들면, 치수)로 형성될 수 있다.
도 5(b)는 방사 요소(522a,b,n), 공면 도파관 송신 라인(512a,b,n) 및 접지면(514a,b,n) 사이의 관계를 도시하는 공면 도파관 안테나 시스템(500)의 평면도이다. 공면 도파관 송신 라인(512a,b,n)은 접지면(514a,b,n) 위에 또는 접지면(514a,b,n)과 동일한 금속층 평면상에 위치될 수 있는 금속층 MN -1상의 도전성 스트립으로서 형성될 수 있다. 공면 도파관 송신 라인(512a,b,n)은 CMOS 반도체의 최상부 금속층 MN상에 형성된 방사 요소(522a,b,n) 아래에 위치된다. 예를 들어, 공면 도파관 송신 라인(512a,b,n)은 금속층 MN -1상에 형성될 수 있다. 공면 도파관 송신 라인(512a,b,n)은 비중첩 관계로 접지면(514a,b,n)으로부터 측방향으로 분리된다. 방사 요소(522a,b,n)는 공면 도파관 송신 라인(512a,b,n) 위에서, 예를 들면, 실질적으로 비중첩하는 관계로 위치된다.
도 5(c)는 CMOS 반도체의 최상부 금속층 MN 아래의 부금속층(504)(도 5(a), M1-MN-1)상에 형성되는 방사 요소(522a,b,n), 공면 도파관 송신 라인(512a,b,n) 및 접지면(514a,b,n) 사이의 관계를 도시하는 공면 도파관 안테나 시스템(500)의 정면도이다. 일실시예에서, 공면 도파관 송신 라인(512a,b,n)은 접지면(514a,b,n) 위 및 사이의 도전성 금속 스트립 및 최상부 금속층 MN(도 5(a))상에 형성된 방사 요소(522a,b,n) 아래의 적어도 하나의 금속층으로서 형성될 수 있다.
일실시예에서, 공면 도파관 송신 라인(512a,b,n)은 상호 인덕턴스(526a,b,n) 각각을 통해 방사 요소(522a,b,n)에 연결될 수 있다. 일실시예에서, 금속층 MN상에 위치된 방사 요소(522a,b,n)는 금속층 MN -1상에 위치된 공면 도파관 송신 라인(512a,b,n)에, 일반적으로 상호 인덕턴스(526a,b,n)로서 각각 표현된 상호 인덕턴스 연결, 전계 연결 또는 자계 연결을 통해, 각각 연결될 수 있다. 일실시예에서, RF 에너지가, 예를 들면, 공면 도파관 송신 라인(512a,b,n)을 전기적으로 여기시킴으로써 생성된 TEM 모드를 통해 방사 요소(522a,b,n) 및 공면 도파관 송신 라인(512a,b,n) 사이에 연결될 수 있다. 일실시예에서, 금속층 MN -1은 예를 들면, 금속층 MN의 대략 10㎛ 아래에 위치될 수 있다. 일실시예에서, 방사 요소(522a,b,n)는 mmWave 주파수(파장)에서의 신호 송신 및 수신을 위한 지향성 안테나 시스템을 제공하도록, MN(도 5(a))을 포함하는 금속층(504)의 도전성, 물질 손실 탄젠트 및 기판 유전체에 적합한 치수로 형성될 수 있다. 그러나, 실시예들은 이러한 문맥으로 제한되지 않는다.
도 6(a)-6(c)는 CMOS 제조 및 금속화 프로세스를 이용하여 형성된 슬롯라인 안테나 시스템(600)의 일실시예의 측단면도, 평면도 및 정면도를 도시한다. 일실시예에서, 방사 요소가 표준 CMOS 제조 프로세스에서 상승형 금속 "더미 필"의 어레이로서 또한 형성될 수 있다. 슬롯라인 시스템(600)은 예를 들면, 다른 것들 중에서 마이크로파 IC, 전자 구성요소, 및/또는 상호접속 디바이스에서의 mmWave 안테나 시스템에서 구현될 수 있다. 방사 요소(622a,b,n)를 포함하는 모든 능동 요소가, 표준 CMOS 처리 기법에 따라 최상부 금속층 MN상에 형성될 수 있다. 송신 라인(612a,b,c,n+1)과 같은 다른 요소가, 예를 들면, 최상부 금속층 MN 아래의 부금속층(604) M1-MN -1 위에 형성될 수 있다. 그러나, 실시예들이 이러한 문맥으로 제한되지는 않는다.
도 6(a)는 슬롯라인 송신 라인(612)을 형성하는 하나 이상의 도체를 포함하는 슬롯라인 안테나 시스템(600)의 측단면도이다. 일실시예에서, 슬롯라인 송신 라인(612)은 예를 들면, 동일한 금속층 평면상에 위치될 수 있다. 일실시예에서, 슬롯라인 송신 라인(612)이 기판(602)상에 형성된 CMOS 반도체의 부금속층(604)(M1-MN-1)상에 형성될 수 있다. 일실시예에서, 슬롯라인 송신 라인(612)은 CMOS 반도체의 최상부 금속층 MN상에 위치된 방사 요소(622a,b,n)로부터 분리될 수 있다. 일실시예에서, 슬롯라인 송신 라인(612)은 예를 들면, 방사 요소(622a,b,n) 아래에 위치된다. 일실시예에서, 슬롯라인 송신 라인(612) 및 방사 요소(622a,b,n)는 예를 들면, 슬롯라인 mmWave 응용과 관련된 파장(또는 주파수)와 일치하는 기하구조(예를 들면, 치수)로 형성될 수 있다.
도 6(b)는 방사 요소(622a,b,n) 및 슬롯라인 송신 라인(612a,b,c,n+1) 사이의 관계를 도시하는 슬롯라인 안테나 시스템(600)의 평면도이다. 슬롯라인 송신 라인(612a,b,c,n+1)은 기판(602)상에 형성된 CMOS 반도체의 부금속층(604)(M1-MN-1)(도 6(a))상의 도전성 스트립으로서 형성될 수 있다. 일실시예에서, 슬롯라인 송신 라인(612a,b,c,n+1)은 최상부 금속층 MN 바로 아래의 금속층 MN -1상의 도전성 스트립으로서 형성될 수 있다. 슬롯라인 송신 라인(612a,b,c,n+1)은 CMOS 반도체의 최상부 금속층 MN상에 형성된 방사 요소(622a,b,n) 아래에 위치될 수 있다. 예를 들어, 슬롯라인 송신 라인(612a,b,c,n+1)은 금속층 MN -1상에 형성되어, 방사 요소(622a,b,n)가 슬롯라인 송신 라인(612a,b,c,n+1) 각각의 에지(630a,b,n 및 632a,b,n)과 중첩되도록 한다.
도 6(c)는 최상부 금속층 MN 아래의 부금속층(604)(도 6(a), M1-MN -1)상에 형성된 슬롯라인 송신 라인(612a,b,n)의 일실시예상에 형성된 방사 요소(622a,b,n)와 슬롯라인 송신 라인(612a,b,c,n+1) 사이의 관계를 도시하는 슬롯라인 안테나 시스템(600)의 정면도이다. 일실시예에서, 슬롯라인 송신 라인(612a,b,c,n+1)은 최상부 금속층 MN(도 6(a))상에 형성된 방사 요소(622a,b,n)에 의해 중첩되는 에지(630a,b,n 및 632a,b,n)를 갖는 도전성 금속 스트립으로서 형성될 수 있다.
일실시예에서, 슬롯라인 송신 라인(612a,b,c,n+1)은 상호 인덕턴스(626a,b,n) 각각을 통해 방사 요소(622a,b,n)에 연결될 수 있다. 일실시예에서, 금속층 MN상에 위치된 방사 요소(622a,b,n)는, 금속층 MN -1상에 위치된 슬롯라인 송신 라인(612a,b,c,n+1)에, 일반적으로 상호 인덕턴스(626a,b,n)로서 각각 표현되는 상호 인덕턴스 연결, 전계 연결 또는 자계 연결을 통해 각각 연결될 수 있다. 일실시예에서, RF 에너지가, 예를 들면, 슬롯라인 송신 라인(612a,b,c,n+1)을 전기적으로 여기시킴으로써 생성된 TEM 모드를 통해 방사 요소(622a,b,n)와 슬롯라인 송신 라인(612a,b,c,n+1) 사이에 연결될 수 있다. 일실시예에서, 금속층 MN -1은 예를 들면, 금속층 MN의 대략 10㎛ 아래에 위치될 수 있다. 일실시예에서, 방사 요소(622a,b,n)는 mmWave 주파수(파장)에서의 신호 송신 및 수신을 위한 지향성 안테나 시스템을 제공하도록, MN(도 6(a))을 포함하는 금속층(604)의 도전성, 물질 손실 탄젠트 및 기판 유전체에 적합한 치수로 설계될 수 있다. 그러나, 실시예들은 이러한 문맥으로 제한되지 않는다.
도 7은 시스템(700)의 블록도의 일실시예를 도시한다. 시스템(700)은 예를 들면, 다수의 노드를 갖는 통신 시스템을 포함할 수 있다. 노드는 시스템(700)에서의 고유 어드레스를 갖는 임의의 물리적 또는 논리적 엔티티를 포함할 수 있다. 노드의 예로는, 제한적인 것은 아니지만, 컴퓨터, 서버, 워크스테이션, 랩탑, 울트라-랩탑, 핸드헬드 컴퓨터, 전화, 셀룰라 전화, PDA, 라우터, 스위치, 브리지, 허브, 게이트웨이, WAP 등이 포함될 수 있다. 고유 어드레스는 예를 들면, 인터넷 프로토콜(IP) 어드레스와 같은 네트워크 어드레스, 매체 액세스 제어(MAC) 어드레스와 같은 장치 어드레스 등을 포함할 수 있다. 실시예들은 이러한 문맥으로 제한되지 않는다.
시스템(700)의 노드들은 매체 정보 및 제어 정보와 같은 상이한 유형의 정보를 통신하도록 배열될 수 있다. 매체 정보는 음성 정보, 비디오 정보, 오디오 정보, 텍스트 정보, 영숫자 심볼, 그래픽, 이미지 등과 같은, 사용자에 대한 콘텐츠를 나타내는 임의의 데이터를 지칭할 수 있다. 제어 정보는 자동화된 시스템에 대한 코맨드, 인스트럭션 또는 제어 워드를 나타내는 임의의 데이터를 지칭할 수 있다. 예를 들어, 제어 정보는 시스템을 통해 매체 정보를 라우팅하거나, 또는 노드에게 매체 정보를 사전결정된 방식으로 처리하도록 지시하는데 이용될 수 있다.
시스템(700)의 노드는 하나 이상의 프로토콜에 따라 매체 및 제어 정보를 통신할 수 있다. 프로토콜은 노드들이 서로간에 정보를 통신하는 방법을 제어하는 사전정의된 규칙 또는 인스트럭션의 세트를 포함할 수 있다. 프로토콜은 IETF(Internet Engineering Task Force), ITU(International Telecommunications Union), IEEE(Institute of Electrical and Electronics Engineers) 등과 같은 표준 조직에 의해 공표된 바와 같은 하나 이상의 프로토콜 표준에 의해 정의될 수 있다.
시스템(700)은 무선 통신 시스템으로서 구현될 수 있으며, 한 가지 이상의 유형의 무선 통신 매체를 통해 정보를 통신하도록 배열된 하나 이상의 무선 노드를 포함할 수 있다. 무선 통신 매체의 예로는, 무선 주파수(RF) 스펙트럼과 같은 무선 스펙트럼의 부분들이 포함될 수 있다. 무선 노드는 하나 이상의 안테나, 무선 송신기/수신기("트랜시버"), 증폭기, 필터, 제어 논리 등과 같은 지정된 무선 스펙트럼을 통해 정보 신호를 통신하기에 적합한 구성요소 및 인터페이스를 포함할 수 있다. 안테나의 예는 내부 안테나, 무지향성 안테나, 모노폴 안테나, 다이폴 안테나, 엔드 페드(end fed) 안테나, 원편파(circularly polarized) 안테나, 마이크로-스트립 안테나, 다이버시티 안테나, 듀얼 안테나, 안테나 어레이 등을 포함할 수 있다. 일실시예에서, 시스템(700)의 노드는 전술한 바와 같은 안테나 시스템(100, 400, 500, 600)을 포함할 수 있다. 실시예들은 이러한 문맥으로 제한되지 않는다.
도 7을 다시 참조하면, 시스템(700)은 노드(702, 704, 706)를 포함하여, 예를 들면, PAN과 같은 무선 통신 네트워크를 형성한다. 도 7은 소정의 토폴로지에서의 제한된 수의 노드로 도시되지만, 시스템(700)은 주어진 구현에 대해 요망되는 임의의 유형의 토폴로지에서의 다소의 노드를 포함할 수 있다. 실시예들은 이러한 문맥에 제한되지 않는다. 일실시예에서, 시스템(700)은 노드(702, 704, 706)를 포함할 수 있고, 각 노드는 트랜시버(708, 710, 712) 각각 및 CMOS 집적 회로 디바이스(750)를 포함할 수 있다. CMOS 집적 회로 디바이스(750)는 안테나 시스템(100, 400, 500, 600) 중 임의의 하나를 포함하여, 예를 들면, 무선 링크(752, 754, 756)를 통해 무선 통신 네트워크를 형성할 수 있다.
도 8은 예를 들면, 안테나 시스템(100, 400, 500, 600)을 갖는 CMOS 반도체를 형성하는 방법의 일실시예를 도시한다. 블록(800)에서, CMOS 집적 회로 기판상에, 방사 요소를 포함하는 제 1 금속층을 형성하고, 방사 요소에 연결된 제 1 도체를 포함하는 제 2 금속층을 형성한다. 제 1 도체 및 방사 요소는 신호를 무선으로 통신하는 안테나를 형성하도록 상호 연결된다. 블록(802)에서, 제 2 금속층 및 제 1 도체 아래에 배치된 제 3 금속층을 형성하고, 제 3 금속층상에 제 1 접지면을 형성한다. 블록(804)에서, 제 2 금속층 아래에 제 1 접지면을 형성하고, 방사 요소를 제 1 도체와 실질적으로 중첩되도록 형성하여, 마이크로스트립 송신 라인을 형성한다. 블록(806)에서, 제 2 금속층상에 배치된 제 1 및 제 2 접지면을 형성하고, 제 1 및 제 2 접지면 사이에 배치된 제 1 도체를 형성하고, 방사 요소를 제 1 도체와 실질적으로 중첩되도록 형성하여, 공면 도파관 송신 라인을 형성한다. 일실시예에서, 제 3 금속층을 형성하고, 제 3 금속층상에 제 1 및 제 2 접지면을 형성한다. 블록(808)에서, 제 1 도체로부터 측방향으로 배치된 제 2 금속층상에 배치된 제 2 도체를 형성한다. 블록(810)에서, 제 1 및 제 2 도체 위의 방사 요소를 제 1 측면상의 제 1 도체의 에지 부분과 중첩하고, 제 2 측면상의 제 2 도체의 에지 부분과 중첩하도록 형성하여, 슬롯라인 송신 라인을 형성한다.
실시예들에 대한 완전한 이해를 제공하기 위해, 다양한 특정 세부 사항이 본 명세서에서 개시되었다. 그러나, 당업자라면, 그러한 실시예들은 이들 특정 세부 사항 없이도 실시될 수 있음을 이해할 것이다. 다른 경우, 실시예들을 불명료하게 하지 않도록, 잘 알려진 동작, 구성요소 및 회로는 상세히 기술되지 않았다. 본 명세서에서 개시된 특정한 구조 및 기능적인 세부 사항은 대표적인 것일 수 있지만, 실시예의 영역을 제한할 필요는 없다.
또한, "일실시예" 또는 "실시예"에 대한 임의의 참조는, 실시예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함됨을 의미함을 주지할 필요가 있다. 명세서의 여러 위치에서의 볼 수 있는 "일실시예에서" 라는 문구가 전부 동일한 실시예를 지칭할 필요는 없다.
몇몇 실시예는 "연결된" 및 "접속된" 이라는 표현과 더불어 그들의 파생어를 이용하여 기술될 수 있다. 이들 용어는 서로에 대한 동의어가 아님을 이해해야 한다. 예를 들어, 몇몇 실시예는 둘 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉됨을 나타내기 위해 "접속된" 이라는 용어를 이용하여 기술될 수 있다. 다른 예에서, 몇몇 실시예는 둘 이상의 요소가 직접적으로 물리적 또는 전기적 접촉됨을 나타내기 위해 "연결된" 이라는 용어를 이용하여 기술될 수 있다. 그러나, "연결된" 이라는 용어는 둘 이상의 요소가 서로 직접적으로 접촉되지 않지만, 여전히 서로 함께 동작하거나 또는 상호작용함을 의미할 수도 있다. 실시예들은 이러한 문맥으로 제한되지 않는다.
본 명세서에서 기술된 바와 같이, 실시예의 소정의 특징들이 예시되었지만, 당업자라면, 여러 가지의 변형, 대체, 변경 및 등가물이 가능함을 이해할 것이다. 따라서, 첨부된 특허 청구 범위는 실시예의 진정한 사상에 속하는 것으로서 그러한 모든 변형 및 변경을 커버함을 이해해야 한다.

Claims (27)

  1. 방사 요소를 포함하는 제 1 금속층 및 상기 방사 요소에 연결된 제 1 도체를 포함하는 제 2 금속층을 갖는 CMOS(complementary metal oxide semiconductor) 집적 회로 디바이스를 포함하되,
    상기 제 1 도체 및 상기 방사 요소는 신호를 무선으로 통신하는 안테나를 형성하도록 상호 연결되는
    장치.
  2. 제 1 항에 있어서,
    상기 제 2 금속층 및 상기 제 1 도체 아래에 배치된 제 1 접지면을 포함하는 제 3 금속층을 더 포함하는 장치.
  3. 제 2 항에 있어서,
    상기 제 1 접지면은 상기 제 2 금속층 아래에 위치되고, 상기 방사 요소는 상기 제 1 도체와 실질적으로 중첩되어, 마이크로스트립 송신 라인을 형성하는 장치.
  4. 제 1 항에 있어서,
    상기 제 2 금속층상에 배치된 제 1 및 제 2 접지면을 더 포함하되, 상기 제 1 도체는 상기 제 1 및 제 2 접지면 사이에 배치되고, 상기 방사 요소는 상기 제 1 도체와 실질적으로 중첩되어, 공면 도파관 송신 라인을 형성하는 장치.
  5. 제 4 항에 있어서,
    제 3 금속층을 더 포함하되, 상기 제 1 및 제 2 접지면은 상기 제 3 금속층상에 배치되는 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도체로부터 측방향으로 배치된 상기 제 2 금속층상에 배치된 제 2 도체를 더 포함하되, 상기 방사 요소는 상기 제 1 및 제 2 도체 위에 배치되고, 제 1 측면상의 상기 제 1 도체의 에지 부분과 중첩되며, 제 2 측면상의 상기 제 2 도체의 에지 부분과 중첩되어, 슬롯라인 송신 라인을 형성하는 장치.
  7. 제 1 항에 있어서,
    상기 방사 요소는 안테나 시스템에 대한 어레이의 일부분을 형성하는 장치.
  8. 제 1 항에 있어서,
    상기 방사 요소는 상기 CMOS 집적 회로 디바이스의 최상부 금속층상의 상승형 금속으로 형성되는 장치.
  9. 제 1 항에 있어서,
    상기 통신은 1mm 내지 1m의 임의의 한 밀리미터 파장에서 발생되는 장치.
  10. 제 1 항에 있어서,
    상기 제 1 도체에서의 전기 에너지가, 상기 제 1 도체를 전기적으로 여기(stimulating)시킴으로써 생성된 TEM(transverse electromagnetic) 모드를 통해 상기 방사 요소에 연결되는 장치.
  11. 제 1 항에 있어서,
    상기 제 2 금속층은 상기 제 1 금속층 아래의 하나의 금속층에 위치되는 장치.
  12. 제 11 항에 있어서,
    상기 제 2 금속층은 상기 제 1 금속층의 약 10㎛ 아래에 위치되는 장치.
  13. 제 1 항에 있어서,
    상기 CMOS 집적 회로 디바이스는 130nm CMOS 디바이스를 포함하는 장치.
  14. 제 1 항에 있어서,
    상기 CMOS 집적 회로 디바이스는 90nm CMOS 디바이스를 포함하는 장치.
  15. 제 1 항에 있어서,
    상기 CMOS 집적 회로 디바이스는 65nm CMOS 디바이스를 포함하는 장치.
  16. 트랜시버와,
    방사 요소를 포함하는 제 1 금속층 및 상기 방사 요소에 연결된 제 1 도체를 포함하는 제 2 금속층을 갖는 CMOS 집적 회로 디바이스를 포함하되,
    상기 제 1 도체 및 상기 방사 요소는 신호를 무선으로 통신하는 안테나를 형성하도록 상호 연결되는
    시스템.
  17. 제 16 항에 있어서,
    상기 제 2 금속층 및 상기 제 1 도체 아래에 배치된 제 1 접지면을 포함하는 제 3 금속층을 더 포함하는 시스템.
  18. 제 17 항에 있어서,
    상기 제 1 접지면은 상기 제 2 금속층 아래에 위치되고, 상기 방사 요소는 상기 제 1 도체와 실질적으로 중첩되어, 마이크로스트립 송신 라인을 형성하는 시스템.
  19. 제 16 항에 있어서,
    상기 제 2 금속층상에 배치된 제 1 및 제 2 접지면을 더 포함하되, 상기 제 1 도체는 상기 제 1 및 제 2 접지면 사이에 배치되고, 상기 방사 요소는 상기 제 1 도체와 실질적으로 중첩되어, 공면 도파관 송신 라인을 형성하는 시스템.
  20. 제 19 항에 있어서,
    제 3 금속층을 더 포함하되, 상기 제 1 및 제 2 접지면은 상기 제 3 금속층상에 배치되는 시스템.
  21. 제 16 항에 있어서,
    상기 제 1 도체로부터 측방향으로 배치된 상기 제 2 금속층상에 배치된 제 2 도체를 더 포함하되, 상기 방사 요소는 상기 제 1 및 제 2 도체 위에 배치되고, 제 1 측면상의 상기 제 1 도체의 에지 부분과 중첩되며, 제 2 측면상의 상기 제 2 도체의 에지 부분과 중첩되어, 슬롯라인 송신 라인을 형성하는 시스템.
  22. CMOS 집적 회로 기판상에, 방사 요소를 포함하는 제 1 금속층을 형성하는 단계와,
    상기 방사 요소에 연결된 제 1 도체를 포함하는 제 2 금속층을 형성하는 단계를 포함하되,
    상기 제 1 도체 및 상기 방사 요소는 신호를 무선으로 통신하는 안테나를 형성하도록 상호 연결되는
    방법.
  23. 제 22 항에 있어서,
    상기 제 2 금속층 및 상기 제 1 도체 아래에 배치된 제 3 금속층을 형성하고, 상기 제 3 금속층상에 제 1 접지면을 형성하는 단계를 더 포함하는 방법.
  24. 제 23 항에 있어서,
    상기 제 1 접지면을 형성하는 단계는 상기 제 2 금속층 아래에 상기 제 1 접지면을 형성하는 것을 포함하고, 상기 방사 요소를 형성하는 단계는 상기 방사 요소를 상기 제 1 도체와 실질적으로 중첩되도록 형성하여, 마이크로스트립 송신 라인을 형성하는 것을 포함하는 방법.
  25. 제 22 항에 있어서,
    상기 제 2 금속층상에 배치된 제 1 및 제 2 접지면을 형성하는 단계를 더 포함하되, 상기 제 1 도체를 형성하는 단계는 상기 제 1 및 제 2 접지면 사이에 배치된 상기 제 1 도체를 형성하고, 상기 방사 요소를 상기 제 1 도체와 실질적으로 중첩되도록 형성하여, 공면 도파관 송신 라인을 형성하는 것을 포함하는 방법.
  26. 제 25 항에 있어서,
    제 3 금속층을 형성하고, 상기 제 3 금속층상에 상기 제 1 및 제 2 접지면을 형성하는 단계를 더 포함하는 방법.
  27. 제 22 항에 있어서,
    상기 제 1 도체로부터 측방향으로 배치된 상기 제 2 금속층상에 배치된 제 2 도체를 형성하는 단계를 더 포함하되, 상기 방사 요소는 상기 제 1 및 제 2 도체 위에서, 제 1 측면상의 상기 제 1 도체의 에지 부분과 중첩되고, 제 2 측면상의 상기 제 2 도체의 에지 부분과 중첩되도록 형성되는 방법.
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