KR20070117900A - 인버터 및 이를 구비한 표시장치 - Google Patents

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Abstract

본 발명은 인버터 및 이를 구비한 표시장치에 관한 것으로, 더욱 상세하게는, PMOS만으로 구성된 인버터 및 이를 구비한 표시장치에 관한 것이다. 본 발명에 따른 인버터는 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터, 상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터, 상기 제 2 트랜지스터와 제 2 전원선 사이에 연결된 제 3 트랜지스터 및 제 1 전극이 상기 제 1 트랜지스터에 연결되고, 제 2 전극이 상기 제 3 트랜지스터의 게이트에 연결된 커패시터를 포함하며, 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 모두 피모스(PMOS) 구조이다.
인버터, PMOS, 트랜지스터, 표시장치, 다이오드

Description

인버터 및 이를 구비한 표시장치{Inverter and display device having the same}
도 1은 종래 인버터의 구조를 나타낸 회로도이다.
도 2는 종래 인버터의 시뮬레이션 결과를 나타낸 그래프이다.
도 3은 본 발명의 제 1 실시예에 따른 인버터의 구조를 나타낸 회로도이다.
도 4는 본 발명의 제 1 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 5는 본 발명의 제 2 실시예에 따른 인버터의 구조를 나타낸 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 7은 본 발명의 제 3 실시예에 따른 인버터의 구조를 나타낸 회로도이다.
도 8은 본 발명의 제 3 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 9은 본 발명의 제 4 실시예에 따른 인버터의 구조를 나타낸 회로도이다.
도 10은 본 발명에 따른 인버터 구조를 적용한 표시장치를 나타낸 평면 개념도이다.
*** 도면의 주요부호에 대한 설명 **
A1~D1: 제 1 트랜지스터 A3~D3: 제 3 트랜지스터
A2~D2: 제 2 트랜지스터 B4~D4: 제 4 트랜지스터
AC,CC,DC: 커패시터
본 발명은 인버터 및 이를 구비한 표시장치에 관한 것으로, 더욱 상세하게는, PMOS만으로 구성된 인버터 및 이를 구비한 표시장치에 관한 것이다.
최근, 대규모 반도체 집적회로(LSI)의 집적도가 향상되고 있다. 집적회로로 구성된 표시장치는 NAND 회로 또는 NOR 회로라는 논리 게이트의 조합으로 구성되며, 이러한 논리 게이트의 기본이 되는 것은 인버터이다.
도 1은 종래 인버터의 구조를 나타낸 회로도이고, 도 2는 종래 인버터의 시뮬레이션 결과를 나타낸 그래프이다.
도 1을 참조하여 설명하면, 종래 인버터는 제 1 트랜지스터(M1), 제 2 트랜지스터(M2), 제 3 트랜지스터(M3) 및 커패시터(C)를 포함한다.
제 1 트랜지스터(M1)는 제 1 전원(VDD)선 및 출력(Vout)단자에 연결되며, 게이트에 입력신호(Vin)를 공급받는다.
제 2 트랜지스터(M2)는 출력(Vout)단자 및 제 2 전원(VSS)선에 연결되며, 게이트가 제 1 노드(a)와 연결되어 있다.
제 3 트랜지스터(M3)는 제 1 노드(a)와 제 2 트랜지스터(M2)사이에 다이오드 연결되어 있다.
커패시터(C)는 제 1 단자가 제 1 노드(a)에 연결되고, 제 2 단자가 출력(Vout)단자에 연결되어 있다.
상술한 구조를 갖는 종래 인버터의 동작을 살펴보면 다음과 같다. 먼저, 입력신호(Vin)로서 로우(low)가 인가된 경우, 다이오드 연결된 제 3 트랜지스터(M3)를 통해 제 1 노드(a)에 제 2 전원(VSS)-제 3 트랜지스터의 문턱전압(Vth,단Vth<0) 값이 인가된다. 이때, 제 1 트랜지스터(M1)가 턴-온(turn on)됨에 따라 출력전압(Vout)은 점점 제 1 전원(VDD) 값에 가까워지므로, 제 2 트랜지스터(M2)도 턴-온(turn on)된다. 이에 따라 후술하는 몇가지 문제점이 발생하게 된다.
첫번째는 제 1 트랜지스터(M1)와 제 2 트랜지스터(M2) 를 통한 스태틱 전류패스(static current path)가 형성되어 전력소모가 증가하게 된다. 두번째는 출력전압(Vout)이 제 1 트랜지스터(M1)와 제 2 트랜지스터(M2)의 온(on) 저항비에 따라 정해지게 되어, 최대 하이 레벨(full high level)인 제 1 전원(VDD)에 도달하지 못한다. 마지막으로는, 출력전압(Vout)이 제 1 전원(VDD)에 가까워지려면 제 2 트랜지스터(M2)의 폭(W)/길이(L)가 제 1 트랜지스터(M1)의 폭(W)/길이(L)에 비해 매우 작아야 한다. 이 때문에 입력전압(Vin)이 하이레벨(high level)인 경우에는 제 2 트랜지스터(M2)를 통한 방전 전류가 작아 풀다운(full down)시에 동작 속도가 느려지는 문제점이 있다.
상술한 종래 문제점을 해결하기 위한 본 발명의 목적은 PMOS 트랜지스터만으로 구성된 인버터를 구비하여 표시장치에 적용함으로써, 공정을 단순화하고 구동 특성을 향상시키기 위한 것이다.
상기 목적을 달성하기 위한 기술적 수단으로 본 발명의 제 1 측면은 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터, 상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터, 상기 제 2 트랜지스터와 제 2 전원선 사이에 연결된 제 3 트랜지스터 및 제 1 전극이 상기 제 1 트랜지스터에 연결되고, 제 2 전극이 상기 제 3 트랜지스터의 게이트에 연결된 커패시터를 포함하며, 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 모두 피모스(PMOS) 구조인 인버터를 제공하는 것이다.
본 발명의 제 2 측면은 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터, 상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터, 상기 출력단자와 제 2 전원선 사이에 연결된 제 3 트랜지스터 및 상기 제 3 트랜지스터의 게이트와 상기 제 2 전원선 사이에 다이오드 연결된 제 4 트랜지스터를 포함하며, 상기 제 1 내지 제 4 트랜지스터는 모두 피모스(PMOS) 구조인 인버터를 제공하는 것 이다.
본 발명의 제 3 측면은 복수의 인버터를 포함하여 구성된 표시장치에 있어서, 상기 인버터는 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터, 상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터, 상기 제 2 트랜지스터와 제 2 전원선 사이에 연결된 제 3 트랜지스터 및 제 1 전극이 상기 제 1 트랜지스터에 연결되고, 제 2 전극이 상기 제 3 트랜지스터의 게이트에 연결된 커패시터를 포함하며, 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 모두 피모스(PMOS) 구조인 표시장치를 제공하는 것이다.
복수의 인버터를 포함하여 구성된 표시장치에 있어서, 상기 인버터는 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터, 상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터, 상기 출력단자와 제 2 전원선 사이에 연결된 제 3 트랜지스터 및 상기 제 3 트랜지스터의 게이트와 상기 제 2 전원선 사이에 다이오드 연결된 제 4 트랜지스터를 포함하며, 상기 제 1 내지 제 4 트랜지스터는 모두 피모스(PMOS) 구조인 표시장치를 제공하는 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 인버터의 구조를 나타낸 회로도이고, 도 4는 본 발명의 제 1 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 3 및 도 4를 참조하여 설명하면, 본 발명에 따른 인버터는 제 1 트랜지스터(A1), 제 2 트랜지스터(A2), 제 3 트랜지스터(A3) 및 커패시터(AC)를 포함한다.
제 1 트랜지스터(A1)는 제 1 전원선(AL1) 및 커패시터(AC)에 연결되며, 게이트에 입력신호(Vin)를 공급받는다.
제 2 트랜지스터(A2)는 제 1 전원선(AL1) 및 출력(Vout)단자와 연결되며, 게이트에 제 1 트랜지스터(A1)와 동일한 입력신호(Vin)를 공급받는다.
제 3 트랜지스터(A3)는 출력(Vout)단자 및 제 2 전원선(AL2)과 연결되며, 게이트가 커패시터(AC)의 제 2 전극에 연결된다.
커패시터(AC)는 제 1 전극이 제 1 트랜지스터(A1)와 연결되고, 제 2 단자는 제 3 트랜지스터(A3)와 연결된다.
한편, 상기 제 1 트랜지스터(A1) 내지 제 3 트랜지스터(A3)는 모두 피모스(PMOS) 트랜지스터이다.
상술한 구조를 갖는 인버터의 동작을 설명하면 다음과 같다. 먼저, 입력신호(Vin)로서 로우(low)신호가 인가되면, 제 1 트랜지스터(A1)과 제 2 트랜지스터(A2)가 턴-온(turn on)된다. 제 1 트랜지스터(A1)가 턴-온(turn on)됨에 따라 커패시터(AC)의 제 1 전극에는 제 1 전원(VDD')가 인가되고, 제 2 전극은 플로팅(floating)상태가 된다. 이때, 제 3 트랜지스터(A3)에는 전압이 인가되지 않아 턴-오프(turn off)된 상태이므로, 제 2 전원(VSS)의 출력경로가 차단된다. 그리고, 제 2 트랜지스터(A2)가 턴-온(turn on)됨에 따라 출력신호(Vout)로서 제 1 전 원(VDD)이 출력된다.
이후, 입력신호(Vin)로서 하이(high)신호가 인가되면, 제 1 트랜지스터(A1) 및 제 2 트랜지스터(A2)는 턴-오프(turn off)된다. 따라서, 출력신호(Vout)의 전압은 점점 낮아져 제 3 트랜지스터(A3)의 게이트와 소스간의 커패시턴스(Cgs)에 의해 제 3 트랜지스터(A3)가 턴-온(turn on)된다. 이에 따라 출력신호(Vout)는 제 2 전원(VSS)까지 낮아지게 된다. 또한, 본 발명의 제 1 실시예에 따른 인버터의 시뮬레이션 결과에서(도 3) 입력신호(Vin)가 반전되면서 상승시간(rising time)과 하강시간(falling time)이 확보되는 것을 확인할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 인버터의 구조를 나타낸 회로도이고, 도 5는 본 발명의 제 2 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 5 및 도 6을 참조하여 설명하면, 본 발명에 따른 인버터는 제 1 트랜지스터(B1), 제 2 트랜지스터(B2), 제 3 트랜지스터(B3) 및 제 4 트랜지스터(B4)를 포함한다.
제 1 트랜지스터(B1)는 제 1 전원(VDD)선 및 제 4 트랜지스터(B4)에 연결되며, 게이트에 입력신호(Vin)를 공급받는다.
제 2 트랜지스터(B2)는 제 1 전원(VDD)선과 출력(Vout)단자에 연결되며, 게이트에 제 1 트랜지스터(B1)와 동일한 입력신호(Vin)를 공급받는다.
제 3 트랜지스터(B3)는 출력(Vout)단자와 제 2 전원(VSS)선 사이에 연결된다.
제 4 트랜지스터(B4)는 제 3 트랜지스터(B3)의 게이트와 제 2 전원(VSS)선 사이에 다이오드 연결된다.
한편, 상기 제 1 내지 제 4 트랜지스터(B1~B4)는 모두 피모스(PMOS) 트랜지스터이다.
상술한 구조를 갖는 인버터의 동작을 설명하면 다음과 같다. 먼저, 입력신호(Vin)로서 로우(low)신호가 공급되면, 제 1 트랜지스터(B1)와 제 2 트랜지스터(B2)가 턴-온(turn on)된다. 제 1 트랜지스터(B1)가 턴-온 됨에 따라 제 1 노드(A)에는 제 1 전원(VDD)에 가까운 전압이 인가된다. 이때, 제 1 트랜지스터(B1)의 폭(W)/길이(L)는 제 4 트랜지스터(B4)의 폭(W)/길이(L)의 보다 크도록 형성된다. 즉, 제 4 트랜지스터(B4)의 저항(R)이 제 1 트랜지스터(B1)의 저항(R)보다 크게 되므로, 제 4 트랜지스터(B4)를 통한 제 2 전원(VSS)의 경로(path)가 차단되어, 제 1 노드(A)에는 제 1 전원(VDD)에 가까운 전압이 인가된다. 이에 따라 제 3 트랜지스터(B3)는 턴-오프(turn off)되고, 제 2 트랜지스터(B2)가 턴-온 됨에 따라 출력신호(Vout)로서 하이(high)레벨인 제 1 전원(VDD)이 인출된다. 따라서, 제 2 트랜지스터(B2)와 제 3 트랜지스터(B3)를 통한 스태틱 전류 패스(static current path)도 제거된다.
이 후, 입력신호(Vin)로서 하이(High)신호가 공급되면, 제 1 트랜지스터(B1)와 제 2 트랜지스터(B2)가 턴-오프된다. 그리고, 다이오드 연결된 제 4 트랜지스터(B4)에 의해 제 1 노드(A)에는 제 2 전원(VSS)과 제 4 트랜지스터의 문턱전압(Vth)의 합 만큼의 전압이 인가된다. 이때, 제 3 트랜지스터(B3)의 게이트와 소 스간 기생 커패시턴스에 의해 부스트(boost)가 발생하여 제 1 노드(a)에는 제 2 ㅈ저전원(VSS)+제 3 트랜지스터의 문턱전압(Vth, Vth<0)보다 작은 전압이 되어 제3 트랜지스터(B3)가 완전히(fully) 턴-온(turn on) 된다. 이에 따라, 출력전압(Vout)은 최저레벨(VSS)까지 낮아지며, 동작상 제 3 트랜지스터(B3)의 폭(W)/길이(L) 가 큰 값이어도 상관 없으므로 제 2 트랜지스터(M2)를 통한 방전시 동작 속도를 빠르게 할 수 있다.
또한, 본 발명의 제 2 실시예에 따른 인버터의 시뮬레이션 결과에서(도 5) 입력신호(Vin)가 반전되면서 상승시간(rising time)과 하강시간(falling time)이 확보되는 것을 확인할 수 있다. 또한, 본 실시예에 따르면, 입력신호(Vin)로서 하이레벨(high level)의 전압이 공급되더라도 출력신호(Vout)가 제 3 트랜지스터(B3)를 통해 방전됨에 있어서 그 동작속도가 저하되지않는다.
도 7은 본 발명의 제 3 실시예에 따른 인버터의 구조를 나타낸 회로도이고, 도 8은 본 발명의 제 3 실시예에 따른 시뮬레이션 결과를 나타낸 그래프이다.
도 7 및 도 8을 참조하여 설명하면, 본 발명에 따른 인버터는 제 1 트랜지스터(C1), 제 2 트랜지스터(C2), 제 3 트랜지스터(C3), 제 4 트랜지스터(C4) 및 커패시터(CC)를 포함한다.
제 1 트랜지스터(C1)는 제 1 전원선(CL1) 및 커패시터(CC1)의 제 1 전극에 연결되고, 게이트에 입력신호(Vin)를 인가받는다.
제 2 트랜지스터(C2)는 제 1 전원선(CL1) 및 제 3 트랜지스터(C3)와 연결되 고, 게이트에 제 1 트랜지스터(C1)와 동일한 입력신호(Vin)를 인가받는다.
제 3 트랜지스터(C3)는 제 2 트랜지스터(C2) 및 제 2 전원선(CL2)과 연결되고, 게이트가 커패시터(CC)의 제 2 전극과 연결된다.
제 4 트랜지스터(C4)는 커패시터(CC)의 제 2 전극 및 제 2 전원선(VSS)과 연결되고 다이오드 구조로 제작된다.
커패시터(CC)는 제 1 전극이 제 1 트랜지스터(C1)와 연결되고, 제 2 전극이 제 4 트랜지스터(C4)에 연결된다.
한편, 상기 제 1 내지 제 4 트랜지스터(C1~C4)는 모두 피모스(PMOS) 트랜지스터이다.
도 3 및 도 4를 참조하여 설명한 본 발명의 제 1 실시예에서는 제 3 트랜지스터(A3)의 게이트 전압이 초기화 되지 않았기 때문에 실제 공정에 있어서, 예기치 못한 상황이 발생할 수 있다. 일례로, 제 3 트랜지스터(A3)의 게이트선에 전하가 많이 모여있다면, 커패시터(AC)의 용량 만으로는 제 3 트랜지스터(A3)의 온(ON), 오프(OFF)를 조절하지 못하여 인버터의 정상동작이 어려울 수 있다. 이러한 문제를 해결하기 위해, 본 발명의 제 2 실시예 및 제 3 실시예에서는 다이오드 연결된 제 4 트랜지스터(C4)를 추가하여 제 3 트랜지스터(C3)의 게이트 전압을 초기화해 줄 수 있다.
상술한 바와 같은 인버터의 동작을 설명하면 다음과 같다. 먼저, 입력신호(Vin)로서 로우(low)신호가 공급되면, 제 1 트랜지스터(C1) 및 제 2 트랜지스터(C2)가 턴-온(turn on)된다. 제 1 트랜지스터(C1)가 턴-온(turn on) 됨에 따라 커패시터(CC)의 제 1 전극에는 제 1 전원(VDD)이 인가되고, 다이오드 연결된 제 4 트랜지스터(C4)로 인해 커패시터(CC)의 제 2 전극에는 제 2 전원(VSS)과 제 4 트랜지스터(C4)의 문턱전압(Vth)의 합만큼의 전압이 인가된다. 따라서, 커패시터(CC)에는 VDD-(VSS + │Vth│)의 전압이 충전된다. 또한, 제 2 트랜지스터(C2)가 턴-온(turn on) 됨에 따라 출력신호(Vout)로서 제 1 전원(VDD)이 출력된다.
한편, 입력신호(Vin)로서 하이(high)신호가 공급되면, 제 1 트랜지스터(C1) 및 제 2 트랜지스터(C2)가 턴-오프(turn off)된다. 이에 따라 출력전압(Vout)은 점점 낮아진다. 이때, 커패시터(CC)에 유지되어 있는 소정의 전압이 제 3 트랜지스터(C3)의 게이트에 인가되고, 출력전압(Vout)은 제 2 전원(VSS)까지 낮아진다. 또한, 본 발명의 제 3 실시예에 따른 인버터의 시뮬레이션 결과에서(도 7) 입력신호(Vin)가 반전되면서 상승시간(rising time)과 하강시간(falling time)이 확보되는 것을 확인할 수 있다.
도 9는 본 발명의 제 4 실시예에 따른 인버터의 구조를 나타낸 회로도이다.
도 9를 참조하여 설명하면, 본 발명에 따른 인버터는 제 1 트랜지스터(D1), 제 2 트랜지스터(D2), 제 3 트랜지스터(D3), 제 4 트랜지스터(D4) 및 커패시터(DC)를 포함한다.
제 1 트랜지스터(D1)는 제 1 전원선(DL1) 및 커패시터(DC)의 제 1 전극과 연결되며, 게이트에 입력신호를 공급받는다.
제 2 트랜지스터(D2)는 제 1 전원선(DL1)과 출력(Vout)단자에 연결되며, 게 이트에 제 1 트랜지스터(D1)와 동일한 입력신호를 공급받는다.
제 3 트랜지스터(D3)는 출력(Vout)단자와 제 2 전원선(VL2) 사이에 연결된다.
제 4 트랜지스터(D4)는 제 3 트랜지스터(D3)의 게이트와 제 2 전원선(VL2) 사이에 다이오드 연결된다.
커패시터(DC)는 제 1 전극이 제 1 트랜지스터(D1)와 연결되고, 제 2 전극이 제 4 트랜지스터(D4)와 연결된다. 한편, 상기 제 1 내지 제 4 트랜지스터(D1 내지 D4)는 모두 피모스(PMOS) 구조이다.
상술한 구조를 갖는 인버터의 동작은 도 4 및 도 5를 참조하여 설명한 제 2 실시예와 동일하다. 본 실시예에서는 제 2 실시예에 커패시터(DC)를 더 추가해 입력신호(Vin)가 하이(high)레벨일 때 부스트(boost)동작을 보완하였다.
도 10은 본 발명에 따른 인버터 구조를 적용한 표시장치를 나타낸 평면 개념도이다.
도 10을 참조하여 설명하면, 본 발명에 따른 표시장치는 화소부(100), 주사구동부(200), 데이터구동부(300) 및 제어부(400)를 포함한다.
화소부(100)는 복수의 주사선(S1,S2,...Sn), 복수의 데이터선(D1,D2,...Dm) 및 복수의 주사선(S1,S2...Sn)과 복수의 데이터선(D1,D2,...Dm)에 의해 정의된 영역에 형성된 복수의 화소(110)을 포함한다.
주사구동부(200)는 복수의 주사선(S1,S2,...Sn)에 주사신호를 인가한다. 한 편, 주사구동부(200)는 시프트 레지스터(210), 레벨 시프터(220) 및 버퍼(230)를 포함한다. 먼저, 시프트 레지스터(210)는 주사선에 공급할 신호를 차례로 레벨 시프터(220)에 공급한다. 그리고, 레벨 시프터(220)는 시프트 레제스터(210)로부터 전달받은 신호를 버퍼(230) 및 복수의 주사선(S1,S2,...Sn)에 공급할 수 있는 전압 레벨로 변경하여 출력한다. 또한, 버퍼(230)는 화소부(100)의 부하로 인하여 동작 속도가 감소하는 것이 방지한다.
데이터구동부(300)는 복수의 데이터선(D1,D2,...Dm)에 데이터신호를 인가한다.
한편, 주사구동부(200) 및 데이터구동부(300)는 기판(미도시)상에 직접 장착되어 있는데, 이러한 구조를 COG(Chip on glass)방식이라 한다.
제어부(400)는 주사구동부(200) 및 데이터구동부(300)의 구동에 필요한 제어신호를 공급한다.
상술한 바와 같은 표시장치에서는 일례로 주사구동부(200)의 버퍼(230)가 복수의 인버터(미도시)로 구성되어 있다. 본 발명에서는 인버터에 채용된 트랜지스터를 모두 PMOS구조로 제작하여 공정을 단순화하고 구동 특성을 향상시킬 수 있다. 바람직한 인버터의 구조는 도 2 및 도 9를 참조하여 설명한 바와 동일하므로 지면상 생략하도록 한다. 또한, 본 실시예에서는 PMOS 구조의 인버터가 주사구동부에 적용된 예만을 설명하였으나, 이에 제한되지 않으며, PMOS 인버터는 논리게이트의 기본이 되므로 집적회로에 전반적으로 적용이 가능하다.
본 발명에 따른 인버터 및 이를 구비한 표시장치에 의하면, 피모스(PMOS)만으로 회로를 구성하기 때문에 공정을 단순화할 수 있고, 장치의 구동 특성을 향상시킬 수 있다. 또한, P 타입에 비해 낮은 이동도 및 높은 문턱전압을 갖는 N 타입의 트랜지스터를 사용하지 않기 때문에 높은 응답속도를 얻을 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.

Claims (8)

  1. 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터;
    상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터;
    상기 제 2 트랜지스터와 제 2 전원선 사이에 연결된 제 3 트랜지스터; 및
    제 1 전극이 상기 제 1 트랜지스터에 연결되고, 제 2 전극이 상기 제 3 트랜지스터의 게이트에 연결된 커패시터를 포함하며,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 모두 피모스(PMOS) 구조인 인버터.
  2. 제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터;
    상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터;
    상기 출력단자와 제 2 전원선 사이에 연결된 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 게이트와 상기 제 2 전원선 사이에 다이오드 연결된 제 4 트랜지스터를 포함하며,
    상기 제 1 내지 제 4 트랜지스터는 모두 피모스(PMOS) 구조인 인버터.
  3. 제 2항에 있어서,
    제 1 전극이 상기 제 1 트랜지스터와 연결되고, 제 2 전극이 상기 제 4 트랜지스터와 연결된 커패시터를 더 포함하는 인버터.
  4. 제 2항에 있어서,
    제 1 전극이 상기 제 1 트랜지스터와 연결되고, 제 2 전극이 상기 출력단자와 연결된 커패시터를 더 포함하는 인버터.
  5. 복수의 인버터를 포함하여 구성된 표시장치에 있어서,
    상기 인버터는
    제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터;
    상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터;
    상기 제 2 트랜지스터와 제 2 전원선 사이에 연결된 제 3 트랜지스터; 및
    제 1 전극이 상기 제 1 트랜지스터에 연결되고, 제 2 전극이 상기 제 3 트랜지스터의 게이트에 연결된 커패시터를 포함하며,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 모두 피모스(PMOS) 구조인 표 시장치.
  6. 복수의 인버터를 포함하여 구성된 표시장치에 있어서,
    상기 인버터는
    제 1 전원선과 연결되며, 게이트에 입력신호를 공급받는 제 1 트랜지스터;
    상기 제 1 전원선과 출력단자에 연결되며, 게이트에 상기 제 1 트랜지스터와 동일한 상기 입력신호를 공급받는 제 2 트랜지스터;
    상기 출력단자와 제 2 전원선 사이에 연결된 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 게이트와 상기 제 2 전원선 사이에 다이오드 연결된 제 4 트랜지스터를 포함하며,
    상기 제 1 내지 제 4 트랜지스터는 모두 피모스(PMOS) 구조인 표시장치.
  7. 제 6항에 있어서,
    상기 인버터는
    제 1 전극이 상기 제 1 트랜지스터와 연결되고, 제 2 전극이 상기 제 4 트랜지스터와 연결된 커패시터를 더 포함하는 표시장치.
  8. 제 6항에 있어서,
    상기 인버터는
    제 1 전극이 상기 제 1 트랜지스터와 연결되고, 제 2 전극이 상기 출력단자와 연결된 커패시터를 더 포함하는 표시장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983344A (ja) 1995-09-13 1997-03-28 Nec Corp インバータ回路
KR20010004448A (ko) * 1999-06-29 2001-01-15 김영환 고전압 출력 인버터

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570066B2 (en) 2011-03-24 2013-10-29 Electronics And Telecommunications Research Institute Inverter, NAND gate, and NOR gate
US8710866B2 (en) 2011-03-24 2014-04-29 Electronics And Telecomunications Research Institute Inverter, NAND gate, and NOR gate
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