KR20070115754A - 집적 전기 모듈 - Google Patents

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KR20070115754A
KR20070115754A KR1020070053427A KR20070053427A KR20070115754A KR 20070115754 A KR20070115754 A KR 20070115754A KR 1020070053427 A KR1020070053427 A KR 1020070053427A KR 20070053427 A KR20070053427 A KR 20070053427A KR 20070115754 A KR20070115754 A KR 20070115754A
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피터 비어
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Abstract

본 발명은 N 개의 개별적으로 어드레스 가능한 정규 소자 세트와 M<N 개의 용장성 소자(YE) 세트를 갖는 적어도 두 블록(BK)을 포함하는 집적 전기 모듈에 관한 것이다. 각각의 블록은, K 개의 용장성 소자의 그룹과 관련되며 K 개의 정규 소자의 그룹으로부터 임의의 소자의 어드레싱을 관련 용장성 소자로부터 소자의 선택으로 전환하도록 프로그램 가능한 적어도 하나의 수리 회로(RP)를 구비한다. 본 발명은 2개의 상이한 블록으로부터의 2개의 수리 회로 각각을 파트너 동작 모드에 대한 쌍으로서 조절(conditioning)하는 수단을 제공하며, 제 1 블록 내의 K/2개의 정규 소자들의 제 1 하프그룹(half-group)으로부터의 소자의 어드레싱은 제 2 블록 내의 K/2개의 정규 소자들의 제 1 하프그룹으로 전환되고, 제 1 블록 내의 K/2개의 정규 소자들의 제 2 하프그룹으로부터의 소자의 어드레싱은 제 2 블록 내의 K/2개의 소자들의 제 2 하프그룹으로 전환된다.

Description

집적 전기 모듈{INTEGRATED ELECTRICAL MODULE WITH REGULAR AND REDUNDANT ELEMENTS}
도 1은 종래의 구조에 있어서 어드레스가능한 정규 및 용장성 소자와 수리 회로를 각각 포함하는 다수의 블록을 구비한 집적 모듈의 일부를 도시한 도면.
도 2 내지 도 4는 정규 소자를 용장성 소자로 교체하기 위한 수리 회로의 서로 다른 종래의 세 가지 형태를 도시한 도면.
도 5는 쌍으로서 설계된 두 개의 수리 회로의 새로운 형태 및 상호 접속에 대한 예시적인 실시예를 도시한 도면.
도 6은 본 발명에 따라 형성되고 관련된 선택적으로 어드레스가능한 정규 및 용장성 소자와 수리 회로를 포함하는 다수의 블록을 구비한 집적 모듈의 일부를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
A : 소자 어드레스 비트
AG : AND 게이트
B : 블록 어드레스 비트
BD : 블록 디코더
BK : 블록
CM : 비교기
DL : 비활성화 라인
DR : 드라이버
DC : 로컬 디코더
ED : 소자 디코더
EN : 활성화 입력
F : 기준 비트 퓨즈
L : 접속 라인
LD : 로컬 디코딩 디바이스
LL : 접속 라인 번들
MF : 마스터 퓨즈
NG : NOR 게이트
RB : 기준 비트 송신기
RP : 수리 회로
S : 스위치
SF : 제어 비트 퓨즈
XE : 정규 소자
YE : 용장성 소자
본 발명은 소정 모듈상의 정규 소자 세트로부터 소정 소자를 선택하거나 또는, 대안적으로, 그 모듈상의 용장성 소자 세트로부터의 소자를 선택하는 어드레싱 장치(addressing element)를 가진, 청구항 제1항의 전제부에 따른 집적화된 전기 모듈에 관한 것이다. 본 발명에 대한 바람직한 응용 분야는 선택적으로 어드레싱할 수 있는 소자들이 메모리 매트릭스에서 행 또는 열 그룹으로 된 메모리 모듈들이지만, 이에 국한되는 것은 아니다.
선택적으로 어드레싱할 수 있는 다수의 소자와 대응하는 어드레싱 장치를 포함하는 전기적 모듈에서는, 제조 후에 실행되는 동작 테스트에 의해 하나 이상의 이들 소자에 결함이 있음을 나타낸다. 집적 모듈에서 결함 소자를 직접적으로 수리하는 것은 너무 복잡하거나 심지어는 불가능하기 때문에, 그 모듈을 실제 제조시, 필요한 수의 정규 소자가 제공되고, 필요한 경우 결함 소자에 대한 대체물로서 이용될 수 있는 무결함의 추가적인 "용장성" 소자 세트가 수반된다. 이 때문에, 제공된 모든 용장성 소자는 본질적으로 동일하게 동작 테스트를 거칠 필요가 있다.
일부 통상적인 집적 모듈들에서는, 선택될 전체 소자 세트가, 통상적으로 "블록"이라고 지칭되는, 다수의 개별 섹션들내에 수용되는데, 개별 섹션들의 각각은 동일 수의 소자들, 특히, N개의 정규 소자 및 M개의 용장성 소자를 포함한다. M은 통상적으로 N보다 작은데, 예상되는 결함 빈도를 고려하여 그 둘간의 비율이 정해 진다.
소자들은 전형적으로 블록내의 임의 소자를 선택하는 소자 어드레스 비트와 각 블록을 선택하는 블록 어드레스 비트를 포함하는 다수의 어드레스를 이용하여 디지털적으로 어드레싱된다. 각 블록은 소자 어드레스 비트를 수신하고, 관련 블록이 어드레싱될 때 이들 소자 어드레스 비트들에 의해 식별된 소자들을 선택하도록 활성화되는 1-OF-N 디코더를 구비한다. 이용 가능한 어드레스 필드를 전체적으로 이용하고자 할 경우, 숫자 N에 대해 2의 정수배, 즉 N=2n이 선택되며, 이때 n은 소자 어드레스 비트들의 개수이다.
소정 블록내의 일부 결함 정규 소자들을 M 개의 용장성 소자들 중의 무결함 인스턴스(sound instance)로 대체하기 위해서는, 테스트 이후에 어드레싱 장치를 조작함으로써 결함 정규 소자에 대한 입력 어드레스가 나타날 때 1-of-N 디코더가 불활성화되도록 하고 그 어드레싱이 각각의 선택된 용장성 소자, 통상적으로는 동일 블록내의 M 용장성 소자들 중의 소정 인스턴스로 "전환"되도록 해야 한다. 이를 위해, 각 블록은 하나 이상의 프로그램 가능 참조 비트 전송기와 각자의 관련 비교 장치를 추가로 구비한다. 각 참조 비트 전송기는, 모듈에 대한 동작 테스트 이후에, 결함 소자의 어드레스의 적어도 한 부분에 대응하는 다수의 참조 비트를 포함하는 임의의 패턴에 대해 프로그램 될 수 있다. 소자 어드레스와 참조 비트간에 매칭이 이루어지면, 1-of-N 디코드는 스위칭 오프되고, 어드레싱은 관련 참조 비트 전송기와 연관된 용장성 소자로 전환된다.
참조 비트 전송기는 "퓨즈(fuse)" 기술이라고 하는 것에 의해 프로그램될 수 있도록 고안되는 것이 일반적이다. 이를 위해, 그 참조 비트가 제공되는, 각 참조 비트 전송기의 회로 노드들은 각 파기성(destructible) 도전 링크를 통해 2개의 논리 포텐셜인, 이진값 0 과 1을 나타내는 L 또는 H 중 우선적인 것에 연결된다. 또한, 상술한 회로 노드들의 각각은 제 2 경로를 통해 각각의 다른 논리 포텐셜에 연결된다. 이러한 구조는, 링크가 파기되지 않을 때 회로 노드가 제 1 논리 포텐셜로 풀링(pulling)되고, 그 링크가 파기될 때 다른 논리 포텐셜로 풀링되도록 조절된다. 그 링크는, 예를 들어, 레이저 빔이나 전압 인가에 의해 선택적으로 융해(fuse)될 수 있는 통상적인 저 저항치 레지스터이다.
그러한 가융성 링크 또는 "퓨즈"들(이하에서는 통상적인 용어로서 지칭될 것임)은 상대적으로 큰 용량의 공간을 필요로 하고, 집적 모듈내의 다른 회로 부품과동일한 정도로 소형화될 수 없다. 한편, 퓨즈는 그 자체가 상대적으로 상당량의 영역을 차지한다. 다른 한편, 이웃하는 부품에 영향을 주지 않고도 목표 파기성 액세스가 쉽게 이루어질 수 있도록 퓨즈들간에 및 다른 회로 부분들로부터의 간격이 상대적으로 클 필요가 있다. 이러한 공간 요건은 많은 문제점을 야기하며, 집적 모듈의 생산에 대해 많은 유형의 제한을 유발한다. 이 때문에, 선택적으로 어드레싱 가능한 정규 소자 및 용장성 소자에 비해 퓨즈의 수를 감소시키는 것이 바람직하다.
퓨즈들을 감소시키는 통상적인 방법은 각 참조 비트 전송기를 단지 하나의 용장성 소자가 아니라 K-2k의 용장성 소자 그룹에 할당하는 것이며, 이때, k는 자연수(즉, 1 이상의 정수)이고, 각 그룹은 n-k의 상위 어드레스 비트들이 동일한 모든 소자를 포함한다. 이에 따라 블록 당 참조 비트 전송기의 수가 M/K로 감소되며, 참조 비트 전송기당 퓨즈의 수는 n-k로 감소된다. 블록내의 정규 소자가 결함이 있으면, 관련 블록에 대한 참조 비트 전송기는 이 소자에 대한 n-k 상위 소자 어드레스 비트에 대해 프로그램된다. 그러나, 이 경우, 각 참조 비트 전송기는, K 관련 용장성 소자 그룹으로부터 k 하위 비트에 의해 결정된 것을 선택하기 위해, n비트 소자 어드레스의 k 하위 비트에 응답하는 국부 1-OF-k 디코더를 구비해야 한다. 그러한 추가적인 디코더는 퓨즈보다 훨씬 크게 소형화될 수 있다.
전술한 기술을 이용하면, 부적절한 정규 소자의 임의의 배치는 단지 K개의 정규 소자들의 그룹, 특히 n-k개의 최상위 어드레스 비트가 매칭하는 제각각의 K개의 소자에만 관련될 수 있다. 일반적으로, 어드레스 구조는 그러한 그룹 각각의 모든 소자가 물리적 관점에서 직접적으로 인접하게 하는 것이다. 이것은 정규 소자 및 용장성 소자의 그룹화된 조합의 전술한 기술이 제각각의 단일 기준 비트 송신기를 이용하여 "클러스터 폴트(cluster faults)"라고 알려져 있는 것을 관리하게 한다는 것을 의미한다. 클러스터 폴트, 즉 다수의 직접적으로 인접하는 소자의 결함은 집적 모듈 내에서, 예를 들면 다수의 소자 전체에 걸쳐 퍼져 있는 오염 때문에 빈번하게 발생한다.
반면, 한 블록 내의 정규 소자와 용장성 소자 사이에서 설명되는 그룹화된 조합은, 그 블록 내의 제각각의 기준 비트 송신기 및 그에 따른 K개의 용장성 소자들의 전체 그룹이 각각의 단일 폴트, 또는 K개의 정규 소자들의 소부분만을 포함하는 각각의 클러스터 폴트에 대해서도 "모두 사용(used up)"된다. 이것은 결함이 있는 소자를 교체할 호기를 제한하며, 그에 따라 블록 상에서의 수리 유연성(the flexibility of the repair)을 제한한다.
본 발명의 목적은 집적 모듈 내의 결함이 있는 소자에 대해 수리 유연성을 증가시키되, 정규 소자와 용장성 소자 사이의 그룹화된 조합의 이점을 유지하는 것이다. 본 발명은 특허 청구항 제 1 항에서 특징지어진 집적 모듈의 형태에 의해서 이 목적을 달성한다.
따라서, 본 발명은 모듈 상의 정규 소자 세트로부터 소자(XE)를 선택하거나 또는 입력 어드레스(B0:1, A0:n-1)의 비트의 이진 값에 기초하여 모듈 상의 용장성 소자 세트로부터 소자(YE)를 선택하기 위한 어드레싱 디바이스(BD, ED, RP)를 갖는 집적 전기 모듈에 있어서, 이 소자가 입력 어드레스의 블록 어드레스 비트(B0:1)에 의해 개별적으로 선택가능하며 N 개의 정규 소자(XE) 및 M<N 용장성 소자(YE)를 각각 포함하는 적어도 두 개의 블록(BK1:4)으로 분리되고, 각각의 블록은 입력 어드레스의 n 개의 소자 어드레스 비트(A0:n-1)에 기초하여 블록 내의 N 개의 정규 소 자 중 하나를 선택하는 1-of-N 디코더(ED)와, 블록 내의 K=2k 개의 용장성 소자의 그룹과 관련되며 n 개의 소자 어드레스 비트를 수신하도록 접속되는 적어도 하나의 수리 회로(RP)를 구비하며, 수리 회로(RP)는 n-k 개의 최상위 소자 어드레스 비트에 대해 퓨즈에 의해 프로그램될 수 있는 패턴 수신 시에 제 1 동작 모드에서 로컬 디코딩 장치(LD)와 퓨즈를 순서대로 포함하여, k-1 개의 최하위 소자 어드레스 비트에 기초하여 관련된 K 개의 용장성 소자 중 하나를 선택하기 위해 1-of-N 디코더(ED)를 비활성화하고 로컬 디코딩 장치(LD)를 1-of-K 디코더(DC1:3)로서 활성화하는 집적 전기 모듈로 구현된다. 본 발명은 또한, 각각의 블록에 대한 적어도 하나의 수리 회로와 다른 블록에 대한 하나의 수리 회로 사이에 스위칭 가능한 접속부가 제공되고, 두 개의 접속된 수리 회로(RPa, RPb) 각각이 소자 어드레스(A0:n-1)의 n-k+1 개의 최상위 비트를 프로그래밍하는 n-k+1 개의 퓨즈를 포함하며, 상호접속된 수리 회로(RPa, RPb)의 각 쌍은 파트너 동작 모드에 대해 조절될 수 있고, 파트너 동작 모드에서 두 개의 수리 회로 중 하나(RPa)에 대한 로컬 디코딩 장치(LDa)는 비활성화되며, 다른 수리 회로(RPb)에 대한 로컬 디코딩 장치(LDb)는 수신된 소자 어드레스의 n-k+1 개의 최상위 비트가 하나의 수리 회로(RPa)에서의 프로그래밍과 매칭되는 지 아니면 다른 수리 회로(RPb)에서의 프로그래밍과 매칭되는 지의 여부에 기초하여, K 개의 용장성 소자(YE1b:4b)의 관련 그룹의 어느 한 절반(YE1b:2b 또는 YEb:4b)으로부터 상기 k-1 개의 최하위 어드레스 비트에 의해 식별된 소자를 선택하는 것을 특징으로 한다.
이와 같이 본 발명은 2개의 상이한 블록으로부터의 2개의 제각각의 수리 회로를 파트너 동작 모드에 대한 쌍으로서 조절(conditioning)하는 수단을 제공하며, 제 1 블록 내의 K/2개의 정규 소자들의 제 1 하프그룹(half-group)으로부터의 소자의 어드레싱은 제 2 블록 내의 K/2개의 정규 소자들의 제 1 하프그룹으로 전환되고, 제 1 블록 내의 K/2개의 정규 소자들의 제 2 하프그룹으로부터의 소자의 어드레싱은 제 2 블록 내의 K/2개의 소자들의 제 2 하프그룹으로 전환된다. 이것은, 한 블록 내의 결함이 있는 소자가 그러한 넓은 스캐터(broad scatter)를 갖는 입장에 놓여, 그 블록을 위한 수리 회로가 존재하는 것보다 그 블록 내의 K개의 제각각의 정규 소자들의 더 많은 그룹이 영향을 미치게 하더라도, 소정 조건 하에서, 한 블록 내의 임의의 결함이 있는 정규 소자가 제각각의 용장성 소자로 교체될 수 있다는 이점을 갖는다.
다양한 블록에 대한 수리 회로의 한 가지 발명 형태 및 커넥션과, 파트너 동작 모드에 대한 그것의 조건(conditionability)은 한 블록 내의 K개의 용장성 소자들의 그룹이 필요에 따라 K/2개의 제각각의 용장성 소자들의 2개의 보다 작은 그룹으로서 처리되게 한다. 관련 블록에 대한 조합된 수리 회로 내의 기준 비트 송신기는 제 1의 보다 작은 그룹과 다른 블록 내의 K/2개의 정규 소자들의 제 1 그룹 사이의 조합을 이룰 수 있다. 다른 블록에 대한 파트너 수리 회로 내의 기준 비트 송신기는 제 2의 보다 작은 그룹과 다른 블록 내의 K/2개의 정규 소자들의 제 2 그룹 사이의 조합을 이룰 수 있다.
본 발명의 특정 실시예는 종속 청구항에서 기술된다. 본 발명이 기초하는 문제 및 본 발명의 원리는 이하에서 도면을 참조하여 예를 들어 자세히 기술될 것이다.
도면에서, 동일하거나 또는 동일한 유형의 부분들은 각각 동일한 참조 번호로, 또는 대문자 다음에 각 번호가 뒤따르는 축약 형태로, 또는 보다 근접한 식별을 위해 일련 번호로서의 또 다른 문자로 표시된다. 두 개의 숫자 또는 소문자 사이의 클론은 "내지"로 읽혀져야 한다. 예를 들어, "퓨즈 F1:n-1"은 "퓨즈 F1 내지 Fn-1"로 읽혀져야 한다.
이진 신호 및 비트에 대한 두 개의 가능한 이진 값은 일반적으로 통상적인 로직 심볼 "0" 및 "1"로 순차적으로 표시되며, "1"은 이진 신호의 "활성" 상태를 나타낸다. 퓨즈에 의해 프로그래밍될 수 있는 비트 소스는 작은 직사각형 박스로 표현된다.
도 1에서 부분적 형태로 도시되어 있는 장치는 칩 상에서 집적되고 다수의 블록(BK1:4)을 포함하는 전기 모듈이며, 각각의 블록은 동일한 유형의 N=2n 개의 정규 소자(XE1:N)와 이 정규 소자와 동일한 유형인 M개의 용장성 소자(YE)를 포함하는데, 이는 용장성 소자 각각이 정상적이라면 결함 있는 정규 소자를 대체하여 사용될 수 있다는 것을 의미한다. 통상, 용장성 소자의 개수(M)는 정규 소자의 개수(N)보다 훨씬 적다. 블록(BK)의 개수는 임의적일 수 있으며, 보통 2의 정수 멱수이다. 도시되어 있는 예에서, 그 블록의 개수는 4이며, 공간적인 이유로 2개의 블록(BK1:2)만이 자세히 도시되어 있으며, 그 밖의 블록(BK3:4)은 단지 프레임으로 서 표시되어 있다.
모든 블록(BK1:4)은 동일한 설계를 가지며 블록을 어드레싱하는 블록 어드레스 비트(B1:2)와 블록 내의 임의의 정규 소자(XE)를 어드레싱하는 또 다른 n개의 어드레스 비트(A0:An-1)를 포함하는 입력 어드레스를 수신하도록 접속된다. 각 블록에서, 블록 어드레스 비트(B0:1)는 블록 디코더(BD)에 공급되고, 소자 어드레스 비트(A0:n-1)는 1-of-N 디코더인 소자 디코더(ED)에 접속되며, 입력(EN) 상에서의 신호의 활동에 의해 활성화되어 n개의 어드레스 비트(A0:n-1)에 기초하여 N=2n개의 정규 소자 중 하나를 선택할 수 있다.
각 블록(BK)은 다수의 연관된 수리 회로(RP)를 구비하며, 각각의 회로는 마찬가지로 소자 어드레스 비트(A0:n-1)를 수신하도록 접속되고 이들 어드레스 비트의 특정 패턴이 수신되는 경우 히트 신호를 트리거하도록 프로그램될 수 있으며, 그 결과 관련 블록에 대한 소자 디코더(ED)는 활성해제 라인(DL)을 통해 활성 해제되고 이 블록 내의 용장성 소자(YE) 중 하나가 선택된다. 도 1에 도시되어 있는 예에서, 소자 디코더(ED)는 AND 게이트에 의해 활성 해제되며, 상기 AND 게이트는 디코더(ED)의 활성 입력(EN)의 상류에 접속되고 블록 디코더(BD)의 출력을 활성해제 라인(DL) 상의 반전된 신호와 논리적으로 결합한다. 수리 회로는 도 1에서 각각의 수리 회로(RP) 내에 일련의 작은 정사각형으로 표시되어 있는 연관된 퓨즈 세트에 의해 제각각 프로그래밍된다.
도 1에 도시되어 있는 모듈의 경우, 각 수리 회로(RP)는 제각각 연관된 정확 히 하나의 용장성 소자(YE)를 갖는다. 이러한 "간단한" 수리 회로의 설계는 후속하여 도 2에서 "x1RP"로 표시된다.
도 2는 블록 내에 4개의 용장성 소자(YE1:4)에 귀속하는 4개의 단일 수리 회로(x1RP1:4)만을 도시하며, 수리 회로(x1RP1)만이 자세히 도시되어 있다. 각각의 단일 수리 회로(x1RP)는 결함 있는 정규 소자(XE)에 대한 n개의 소자 어드레스 비트(A0:n-1)에 대응하는 n개의 기준 비트를 프로그래밍하는 퓨즈(F0:n-1)를 포함하는 기준 송신기와, 활성 입력(EN)에서 퓨즈(MF)에 의해 전달된 "마스트 비트"에 의해 활성화되어 소자 어드레스 비트와 기준 비트를 비교하는 비교기(CM)를 포함한다. 일치하는 경우, 비교기(CM)의 출력에서의 회로 노드(P)는 비교기가 활성화된 경우 로직 값 "1"로 변경된다. 로직 값 "1"인 경우, 노드(P)는 히트 신호를 공급하고, 드라이버(DR)를 통해 활성 해제 라인(DL)에 접속된다. 노드(P)는 또한 관련 수리 회로(x1PR)와 연관된 용장성 소자(YE)에 접속된다. 히트 신호(즉, 비교기 출력에서의 "1")는 이 용장성 소자를 선택하고, 드라이버(DR)를 통해 관련 블록(BK)에 대한 소자 디코더(ED)를 활성 해제한다. 드라이버(DR)는 단방향성으로 동작하기 때문에, 히트 신호가 임의의 수리 회로로부터 동일 블록 내의 다른 수리 회로로 전송되지 못하게 한다.
정규 소자 XE의 불완전한 각 인스턴스(instance)에 대해 (도 1), 정확히 하나의 단일 수리 회로(repair circuit) x1RP (도 2) 내의 n개의 퓨즈 F0:n-1는 이러한 불완전한 소자의 어드레스의 비트 A0:n-1에 대해 프로그램되고, 마스터 비트 MF가 논리값 “1”을 전달하도록, 관련된 수리 회로 내의 MF 퓨즈가 끊긴다(“ blown"). 따라서, 만약 불완전한 정규 소자가 모듈의 동작 중에 어드레스되면, 그에 따라 프로그램된 수리 회로 내의 회로 노드 P는 “1”로 변화하고, 즉 히트 신호(hits signal)를 전달하여 어드레스된 블록 BK에 대한 소자 디코더 ED를 비활성화시키고 관련된 수리 회로와 결합된 용장성 소자 YE를 선택한다.
도 1 및 도 2에 도시된 모듈의 실시예에서 발전하여, 공통 수리 회로가 K>1 용장성 소자의 각 그룹에 대해 제공되어 기준 비트 전송의 개수를 감소시키고 따라서 퓨즈의 총 개수를 감소시킬 수 있다. 이 때문에, “그룹-조직화된” 수리 회로가 전술된 단일의 수리 회로 x1RP 대신 제공되어야 한다. 도 3 및 도 4는 종래 기술에 기초한 이러한 그룹-조직화된 수리 회로의 두 가지 예를 도시한다.
도 3은 공통의 “2-그룹” 수리 회로 x2RP가 K=2 용장성 소자의 각 그룹에 대해 제공된 예를 도시한다. 이러한 수리 회로는 불완전한 정규 소자의 소자 어드레스 중 n-1개의 최상위비트 A1:n-1을 프로그래밍하는 퓨즈 F1:n-1만을 포함하는 기준 비트 전송기와 오직 이러한 비트만을 비교하는 비교기 CM에 의해 도 2에 도시된 “단일의” 수리 회로 x1RP와는 다르다. 어드레스의 최하위 비트 A0는 수리 회로 x2RP 내의 국부적인 “A0 디코더”의 입력에 인가된다.
만약 블록 내의 정규 소자 XE (도 1)가 도 3의 경우에서 불완전하다면, 이러한 소자의 소자 어드레스의 n-1 최상위비트 A1:n-1는 관련된 블록에 대해 수리 회로 x2RP 중 하나의 기준 비트 전송기 F1:n-1 내에서 프로그램된다. 따라서, 비교기 출력의 포인트 P에서의 히트 신호는 불완전한 소자를 포함하는 K=2 정규 소자의 그룹 내 임의의 소자가 어드레스될 때마다 “1”로 변화한다. 히트 신호는 국부적 인 A0 디코더를 활성화하고, 결합된 그룹 내의 두 개의 용장성 소자 YE 중 하나를 선택하되, 특히 이것은 최하위 어드레스 비트 A0에 의해 식별된다.
도 4는 공통의 “4-그룹” 수리 회로 x4RP가 K=4 용장성 소자의 각 그룹에 대해 제공된 예를 도시한다. 이러한 수리 회로는 불완전한 정규 소자의 소자 어드레스 중 n-2개의 최상위비트 A2:n-1을 프로그래밍하는 퓨즈 F2:n-1만을 포함하는 기준 비트 전송기와 오직 이러한 비트만을 비교하는 비교기 CM에 의해 도 2에 도시된 “단일의” 수리 회로 x1RP와는 다르다. 어드레스의 두 개의 최하위 비트 A0:1는 수리 회로 x4RP 내의 국부적인 1-of-4 디코더의 입력에 인가된다. 도시된 예에서, 이러한 디코더는 어드레스 비트 A1(A1 디코더)에 대한 1-of-2 디코더와 어드레스 비트 A0에 대한 두 개의 다운스트림 1-of-2 디코더(A0 디코더)를 포함하는 트리 회로를 포함한다.
만약 블록 내의 정규 소자 XE (도 1)가 불완전하다면 도 4의 경우에서 이러한 소자의 소자 어드레스의 n-2 최상위비트 A2:n-1는 관련된 블록에 대해 4-그룹 수리 회로 x4RP 중 하나의 기준 비트 전송기 F2:n-1 내에서 프로그램된다. 따라서, 비교기 출력의 포인트 P에서의 히트 신호는 불완전한 소자를 포함하는 K=4 정규 소자의 그룹 내 임의의 소자가 어드레스될 때마다 “1”로 변화한다. 히트 신호는 국부적인 1-of-4 디코더를 활성화하고, 결합된 그룹 내의 4개의 용장성 소자 중 하나를 선택하되, 특히 이것은 2개의 최하위 어드레스 비트 A0:1에 의해 식별된다.
그룹 당 소자의 개수 K는 기본적으로, 예를 들어 K=8(즉 k=3) 또는 K=16(즉 k=4) 등을 포함하는 2의 임의의 거듭제곱 k승일 수 있다. 일반적으로, 임의의 그룹-조직화된 수리 회로는 소자 어드레스 A0:n-1의 n-k개의 최상위 비트를 프로그래밍하도록 n-k개의 비트에 대한 기준 비트 전송기가 요구되고, k개의 최하위 어드레스 비트에 기초하여 결합된 그룹 내의 K 용장성 소자 중 하나를 선택하는 국부적인 1-of-2k 디코더를 요구한다. 바람직하게, 각각의 경우 K 정규 소자 XE의 N/K 분리 그룹과 각각의 K 용장성 소자 YE의 M/K 분리 그룹에 대한 M/K 수리 회로가 존재하도록 각 블록 내의 정규 소자의 개수 N과 용장성 소자의 개수 M 모두 K의 정수배이다. 따라서 M/K (이하의) 정규 그룹이 각 용장성 그룹에 의해 대체되는 것이 가능하다. 이것은 그룹 당 K개의 불완전한 소자까지의 클러스터 오류가 정정되는 것을 허용한다.
그러나, 전술된 바와 같이, N/K 이상의 정규 그룹이 블록 내의 오류에 영향을 받을 수 있다. 이러한 경우, 모듈은 사용하는 모든 종래 기술에서 정정될 수 없고 거부되어야 한다. 본 발명은 그럼에도 불구하고, 소정의 전제조건 하에서이기는 하나, 이러한 모듈이 정정되는 것을 가능케 하며, 이는 하기에서 보다 상세하게 기술될 것이다.
이하에서 본문은 도 5를 참조해서 예시적인 실시예를 이용하여, 이러한 수리 옵션이 특정 형태의 그룹형 조직화 수리 회로를 통해 제공되는 방법을 설명한다.
도 5는 2개의 수리 회로 RPa 및 RPb를 도시하는데, 이들 중 하나는 집적 모듈에 대한 블록 BKa에 속하고 다른 하나는 이 모듈에 대한 다른 블록 BKb에 속한 다. 이 모듈은 도 1에 도시된 모듈처럼 설계되는데, 한 가지 차이점은 수리 회로가 그룹으로 조직된다는 것으로서, 구체적으로 각 수리 회로는 K=4 개의 용장성 소자(redundant element) 그룹 YE에 관련된다.
도 5에 도시된 2개의 "4-그룹" 수리 회로 RPa 및 RPb는 서로에 대해 유사한 방식으로 설계된다. 도면에서 수리 회로들 양자 모두의 부품은 동일한 약자로 나타내는데, 관련된 부품에 속하는 2개의 수리 회로 RPa 및 RPb의 예에 따르면, 이러한 약자 뒤에 각각의 소문자 "a" 또는 "b"가 온다. 따라서, 이하의 본문이 수리 회로들 중 하나, 구체적으로 수리 회로 RPa를 상세히 설명하기에 충분하다.
수리 회로 RPa는 블록 BKa 내의 4개의 용장성 소자 YE1a:4a에 관련되고, 특히, 도 4에 도시된 4-그룹 수리 회로 x4RP의 부품, 즉, 소자 어드레스(an element address)의 n-2개의 최상위 비트(most significant bit) A2:n-1에 대한 참조 비트를 프로그래밍하는 퓨즈 F2:n-1를 포함하는 참조 비트 송신기 RBa와, 이들 참조 비트와 n-2개의 최상위 비트 A2:n-1을 비교하는 비교기 CM1a와, 비교기 CM1a를 활성화하는 마스터 비트 퓨즈 MFa와, 소자 어드레스의 2개의 최하위(least significant bit) 비트 A0:1에 기초하여 4개의 용장성 소자들 중 하나를 선택하기 위해, A1 디코더 DC1a와 2개의 다운스트림 A0 디코더 DC2a 및 DC3a를 구비하는 트리 회로를 포함하는 로컬 디코딩 디바이스 LDa를 포함한다.
또한, 도 5에 도시된 수리 회로 RPa는 참조 비트 송신기 RBa 내의 다른 퓨즈 F1와, 퓨즈 F1에 의해 프로그래밍된 참조 비트와 제 2 최하위 어드레스 비트 A1를 비교하는 제 2 비교기 CM2a와, 제어 비트에 기초하여 2개의 작동 모드 사이에서 수 리 회로를 통해 변경하기 위해 다양한 로직 게이트, 스위치 및 접속 라인과, 제어 비트를 프로그래밍하는 제어 비트 퓨즈 SFa를 포함한다. 도 5에서 스위치는 기계식 스위치로서 상징적으로 도시되고, 스위치 암(switch arm)을 가리키는 화살표는 제어 접속부를 상징한다. 제어 접속부에서 로직값이 "1"이면 스위치는 폐쇄되고, 로직값이 "0"이면 스위치는 개방된다. 실제로, 본래 스위치는 예컨대, 전계 효과 트랜지스터로 제조되는 전기식 스위치이다.
NOR 게이트 NGa의 출력단에 의해 제어되는 제 1 스위치 S1a는 임의의 신호 소스로부터 A1 디코더 DC1a의 활성화 입력단 EN을 절연하여 이러한 디코더가 작동하지 않게 하는 데 사용될 수 있다. 제 2 비교기 CM2a의 출력단은 참조 비트 F1가 어드레스 비트 A1에 대응하는 경우에만 로직값이 "1"인 제 2 히트 신호를 전달한다. 2개의 비교기 CM1a 및 CM2a의 출력단은 AND 게이트 AGa의 2개의 입력단에 접속된다. 제 1 히트 신호와 제 2 히트 신호가 일치하면, AND 게이트 AGa의 출력단은 제 2 스위치 S2a를 통하여 용장성 소자들 YE3a:4a 중에서 선택하는 A0 디코더 DC3a의 활성화 입력단에 인가될 수 있는 제 3 히트 신호를 전달한다. 또한, 한 측면은 AND 게이트 AGa의 출력단에 접속되고 다른 측면은 NOR 게이트 NGa의 한 입력단에도 인가되는 SFa 제어 비트에 의해 제어되는 제 3 스위치 S3a가 제공된다.
2개의 수리 회로 RPa 및 RPb는 4개의 접속 라인 L1a, L1b, L2a, L2b의 클러스터 LL에 의해 서로에 대해 "파트너"로서 접속된다. 제 1 접속 라인 L1a은 수리 회로 RPb 내의 NOR 게이트 NGb의 입력단과 스위치 S2b의 제어 접속부에 수리 회로 RPa의 제어 비트 퓨즈 SFa를 접속시킨다. 이와 유사하게, 제 2 접속 라인 L1b은 수리 회로 RPa 내의 NOR 게이트 NGa의 입력단과 스위치 S2a의 제어 접속부에 수리 회로 RPb의 제어 비트 퓨즈 SFb를 접속시킨다. 제 3 접속 라인 L2a은 스위치 S3a를 통해 수리 회로 RPa 내의 AND 게이트 AGa의 출력단에서 수리 회로 RPb 내의 A0 디코더 DC2b의 활성화 입력단 EN으로 구동하는 접속부를 구성하는 데 사용되는데, 이러한 A0 디코더 DC2b는 2개의 용장성 소자 YE1b:2b와 관련된다. 이와 유사하게, 제 4 접속 라인 L2b은 스위치 S3b를 통해 수리 회로 RPb 내의 AND 게이트 AGb의 출력단에서 수리 회로 RPa 내의 A0 디코더 DC2a의 활성화 입력단 EN으로 구동하는 접속부를 구성하는 데 사용되는데, 이러한 A0 디코더 DC2a는 2개의 용장성 소자 YE1a:2a와 관련된다.
수리 회로 RPa 및 RPb 양자 모두 내의 제어 비트 SFa 및 SFb가 로직값 "0"을 가지면, NOR 게이트 NGa 및 NGb가 각각 "1"을 전달하여, 수리 회로 RPa 내의 스위치 S1a와 수리 회로 RPb 내의 스위치 S1b가 폐쇄되는 스위칭 상태가 발생한다. 수리 회로 RPa 내의 스위치 S2a 및 S3a와 수리 회로 RPb 내의 스위치 S2b 및 S3b는 개방되어, AND 게이트 AG2a 또는 AG2b의 출력단이 다른 모든 회로 부품으로부터 절연됨으로써, 제 2 비교기 CM2a 또는 CM2b의 출력단으로부터의 제 2 히트 신호는 무효해진다. 제 1 비교기 CM1a 또는 CM1b의 출력단으로부터의 제 1 히트 신호는 각각의 관련 로컬 디코딩 디바이스 LDa 또는 LDb를 1-of-4 디코더로 사용하기 위해 폐쇄된 스위치 S1a 또는 S1b를 통해 유효해질 수 있다.
이러한 상황에서, 2개의 수리 회로 EPa 및 RPb의 협력은 비효율적이며, 이들의 각각은 수리 회로 X4RP1에 대해 도 4를 참조하여 기술된 바와 같이, 4개의 그룹 의 수리 회로로서 그 자신을 통상적으로 동작시킬 수 있다. 즉, 블록 BKa(또는 BKb) 내의 수리 회로 RPa(또는 RPb)에서 퓨즈 F2:Fn-1을 프로그래밍함으로써 이러한 블록 내의 4개의 정규 소자 XE의 그룹의 어드레싱은 동일한 블록 내의 4개의 YE1a:4a(또는 YE1b:4b)의 그룹으로 전환된다. 통상적인 기술에 대응하는 이러한 동작 모드는 본 명세서에서 "분리 모드"로서 지칭된다.
양 수리 회로 EPa 및 RPb의 마스터 비트 MFa 및 MFb를 "1"로 프로그래밍하고, 제어 비트 SFa 및 SFb 중 하나를 논리값 "1"로 프로그래밍함으로써, 수리 회로가 상태 조정됨에 따라 블록 내의 정규 소자의 어드레싱이 다른 블록 내의 용장성 소자로 전환하는데 효율적으로 될 수 있다. 이러한 "파트너 모드"에 대한 상태 조정은 수리 회로 RPa 내의 제어 비트 SFa가 "1"로 세트되는 한편, 수리 회로 RPb 내의 제어 비트 SFb가 "0"으로 세트되는 예시적인 경우가 이하 기술되어 있다.
SFa="1" 및 SFb="0"에 의해, NOR 게이트 NGa 및 NGb가 각각 "0"을 전달함에 따라, 스위치 S1a 및 S1b가 개방된다. 이것은 양 수리 회로 내의 A1 디코더 DC1a 및 DC1b가 비활성으로 유지된다는 것을 의미한다. SFb="0"이면, 스위치 S3b 및 S2a는 개방된 상태로 유지된다. 이러한 결과 및 수리 회로 RPa 내의 비활성 A1 디코더 DC1a로 인해, 이러한 수리 회로 내의 양 A0 디코더 DC2a 및 DC3a가 활성화로부터 배제됨에 따라, 4개의 연관된 용장성 소자 TE1a:4a 중 어느 것도 선택되지 않을 수 있다. 그러나, SFa="1"이면, 스위치 S3a 및 S2b는 폐쇄된다. 폐쇄된 스위치 S3a는 접속선 L2a가 수리 회로 RPa 내의 AND 게이트 AGa의 출력으로부터 다른 수리 회로 RPb 내의 제 1 A0 디코더 DC2b의 활성화 입력 EN까지의 접속을 설정하도 록 사용된다는 것을 의미한다. 폐쇄된 스위치 S2b는 접속이 수리 회로 RPb 내의 AND 게이트 AGb의 출력으로부터 이러한 수리 회로 내의 제 2 A0 디코더 DC3b의 활성화 입력 EN까지 설정하도록 사용된다는 것을 의미한다.
2개의 수리 회로 EPa 및 RPb의 이러한 상태 조정은 4개의 정규 소자 XE의 2개의 상이한 그룹에서, 각각 단지 하나의 하프그룹이 오류가 있은 경우(즉, 적어도 하나의 오류가 있는 소자를 포함하는 경우)에만 유용하다. 이들 하프그룹의 각각은 어드레스 비트 A1:n-1에 의해 식별 가능하다. 따라서, 수리 회로 RFa의 참조 비트 송신기 RBa에서의 퓨즈 F1:n-1은 제 1 오류가 있는 하프그룹의 어드레스 비트 A1:n-1로 프로그래밍되고, 다른 수리 회로 RFb의 참조 비트 송신기 RBb에서의 퓨즈 F1:n-1은 제 2 오류가 있는 하프그룹의 어드레스 비트 A1:n-1로 프로그래밍된다.
2개의 수리 회로 EPa 및 RPb의 이러한 상태에서, 블록 BKa로부터 제 1 하프그룸에서의 정규 소자가 어드레싱되는 경우, 수리 회로 EPa 내의 비교기 CM1a 및 CM2a가 "1"을 전달함에 따라, 이러한 수리 회로 내의 AND 게이트 AGa는 "1"을 전달한다. 폐쇄된 스위치 S1a 및 접속선 L2a를 통해, 이러한 "1"은 다른 수리 회로 RPb 내의 제 1 A0 디코더 DC2b의 활성 입력 EN에 도달하며, 상기 A0 디코더 Dc2b는 2개의 용장성 소자 YE1b 및 YE2b와 연관된다. 그 다음에 이러한 디코더는 어드레스 비트 A0에 근거하여 소자 YE1b 또는 YE2b를 선택한다.
블록 BKa로부터 제 2 하프그룹에서의 정규 소자가 어드레싱되는 경우, 다른 수리 회로 EPb 내의 비교기 CM1b 및 CM2b가 "1"을 전달함에 따라, 이러한 수리 회로 내의 AND 게이트 AGb는 "1"을 전달한다. 폐쇄된 스위치 S2b를 통해, 이러한 "1"은 수리 회로 RPb 내의 제 2 A0 디코더 DC2b의 활성 입력 EN에 도달하며, 상기 A0 디코더 DC2b는 2개의 용장성 소자 YE3b 및 YE4b와 연관된다. 그 다음에 이러한 디코더는 어드레스 비트 A0에 근거하여 소자 YE3b 또는 YE4b를 선택한다.
전술한 파트너 모드의 예에서, 수리 회로 RPb는 그 자신의 블록 BKb에서 용장성 소자를 이용하여 다른 블록 BKa로부터 오류가 있는 소자를 수리하는 "로운드(loaned)" 수리 회로이다. 수리 회로 RPa는 "로우닝(loaning)" 수리 회로로서만 이용되며 이는 그와 같은 로운드 회로를 동작시키기 위해 그 제어 비트 SFa를 논리값 "1"로 세트함으로써 상태 조정된다.
2개의 수리 회로 EPa 및 RPb에 대한 이러한 역할 분배는 제어 비트 SFa를 "0"에서 유지하고 그 대신에 제어 비트 SFb를 "1"로 세트함으로써 교환될 수 있다. 이러한 경우, 파트너 모드의 상기 기능 설명은 회소 소자에 대한 소문자 "a" 및 "b" 표시가 교환되는 조건에 의해 적용된다.
도 5를 참조하여 기술되는 파트너로서 선택된 2개의 수리 회로의 실시예는 그룹 당 소자의 수 K가 4인 경우의 단지 일례이다. 수 K는 k>0인 임의의 2의 멱수가 될 수 있고, 즉, 2, 4, 8 등이며, 최대 K=M까지이다. 통상적으로, 파트너로서 선택될 수리 회로 내의 제각기 참조 비트 송신기는 n 비트 소자 어드레스의 n-k+1 최대 유효 비트로 프로그래밍될 수 있으며, 이들 수리 회로의 각각은 소자 어드레스의 k 최소 유효 비트에 근거하여 K 소자의 그룹으로부터 소자를 선택하는 1-of-K 디코더로서 또는 소자 어드레스의 k-1 최소 유효 비트에 근거하여 K/2 소자의 그룹으로부터 제각기 소자를 선택하는 2개의 1-of-K/2 디코더로서 동작될 수 있는 로컬 디코딩 디바이스를 포함한다.
그러나, 파트너 모드에서 상이한 블록으로부터 두 개의 수리 회로의 사용을 위한 필요한 조건은 관련 블록에서 K개의 정규 소자의 전체 그룹을 수리하는 데 두 개의 수리 회로 어느 것도 사용되지 않는다는 것이다. 파트너 모드는 또한 M/K 개를 초과하는 정규 소자의 그룹 내에서 결함을 포함하는 블록이 수리될 수 있도록 하지만, M/K 개 미만의 전체 그룹이 수리될 필요가 있는 필수 조건하에서만 가능하다. 만약 하나의 블록 내에서 단지 (M/K)-Z개의 전체 그룹만이 수리될 필요가 있다면, 다른 블록으로부터(혹은 다양한 다른 블록들로부터) Z개의 수리 회로와의 파트너 관계에서 전체 2*Z 개의 부가적인 하프 그룹(half-group)을 수리하는 데 이용가능한 블록 내에는 Z개의 수리 회로가 존재한다. 본 발명의 바람직한 실시예에서 모든 블록들 내의 모든 수리 회로들이 파트너 모드에서 동작을 위해 조정될 수 있을 때 최적의 수리 융통성을 얻을 수 있다. 그러나, 그 융통성은 또한 각각의 블록 내의 단지 하나의 수리 서브 세트만(혹은 단일 수리 회로만)이 파트너 모드 동안 조정될 수 있다면 종래의 기술에 비해 개선될 수 있다.
도 6은 도 1에 도시된 종래의 모듈과 유사한 방식으로 4개의 블록 BK1:4을 포함하되 각각이 N개의 정규 소자 XE와 M개의 용장성 소자 YE(여기서 M=16임)를 갖는 모듈에서 수리 회로에 대한 파트너 관련성의 예를 도시하고 있다. 도 6에 도시된 블록들은 도 1에 도시된 블록들과는 단지, 모든 수리 회로들이 4방식 수리 회로라는 점에서 상이하다. 환언하면, 모든 수리 회로들은 K=4의 용장성 소자 YE의 그룹과 제각기 연관되며, 제각기 도 5에 도시한 본 발명에 기반한 디자인을 가지며, 그 디자인은 파트너 모드용으로 적합하게 한다. 상기 모듈의 다른 모든 구성소자들은 정확히 도 1을 참조하여 설계되며 그에 도시된 바와 마찬가지의 부호로 도시된다. 그러나, 상기 블록 어드레스 비트 B0:1 및 소자 어드레스 비트 A0:n-1에 대한 공급 라인들(도 6에 도시된 모듈의 경우에 제공된 공급 라인들)은 명료성을 위해 이 도면에서는 도시되지 않는다.
도 6이 도시하는 바와 같이, 블록 BK1에 대한 4개의 수리 회로 각각은 정확히 파트너로서 블록 BK2에 대한 4개의 수리 회로 RP1:4의 각각과 관련된다. 그 관련성은 두개의 수리 회로 RPa 및 RPb에 대해 도 5에 도시된 바와 같이 4개의 라인 중 트레인 LL에 의해 서로 연결되어 있는 각각의 파트너 쌍 내의 두개의 수리 회로에 의해 만들어진다. 유사한 관련성은 두개의 다른 블록 BK3 및 BK4에 대한 수리 회로들 간에서 만들어진다.
이미 처음에 나타낸 바와 같이, 본 발명은 메모리 모듈에서 우수한 효과를 나타내는데, 메모리 모듈에서는 다수의 메모리 셀이 각각의 경우 행 및 열의 매트릭스 형태로 다수의 블록에 걸쳐 분산되어 있다. 그러한 메모리 모듈의 경우, 그러한 블록은 또한 "뱅크"로 지칭되기도 한다. 각각의 행은 간단히 "워드라인" 혹은 "WL"로 통상 지칭되는 관련 행 라인을 갖는다. 각각의 열 쿼드러플(column quadruple)은 간단히 "CSL"로 표시되기도 하는 관련 열 선택 라인을 갖는다. 각각의 블록(가령 각각의 뱅크) 내의 셀로의 목표형 액세스(targeted access)는 행 어드레스에 기초하여 워드라인을 활성화하고 열 어드레스에 기초하여 열 선택 라인을 활성화함으로써 수행된다. 라인들은 통상적으로 관련 라인을 "비활성" 전위(로직 "0"에 대응)으로부터 "활성" 전위(로직 "1"에 대응)로 변경함으로써 활성화된다. 그러한 메모리 모듈에는 정규 매트릭스 행 뿐만 아니라 통상적으로 용장성 매트릭스 행이 제공되며, 그에 대신 혹은 추가하여 용장성 열 쿼드러플을 제공할 수 있다. 모든 경우, 본 발명은 메모리 셀 내의 결함의 경우에도 관련 행 혹은 열 선택 라인이 활성화되는 것을 차단하고 용장성의 행 혹은 열 쿼드러플에 대한 행 혹은 열 선택 라인으로의 어드레싱을 전용하는 이점이 있다. 그러므로, 본 발명의 상세한 설명에서 "정규 및 중복 소자"로 지칭되는 것은 본 실시예의 경우 정규 및 용장성의 행 혹은 열 쿼드러플에 대한 선택 라인이 된다.
본 발명은 메모리 모듈에 국한되는 것이 아니라, 어드레스에 기초하는 모든 경우에 정규 소자 세트로부터 하나의 소자를 선택하거나 대안으로서 용장성의 소자 세트로부터 하나의 소자를 선택할 필요가 있는 어디에도 효과적으로 적용될 수 있다.
본 발명에 따르면, 정규 소자와 용장성 소자 사이의 그룹화된 조합의 이점을 유지하면서 집적 모듈 내의 결함이 있는 소자에 대해 수리 유연성을 증가시킬 수 있다.

Claims (6)

  1. 모듈 상의 정규 소자 세트로부터 소자(XE)를 선택하거나 또는 입력 어드레스(B0:1, A0:n-1)의 비트의 이진 값에 기초하여 상기 모듈 상의 용장성 소자 세트로부터 소자(YE)를 선택하기 위한 어드레싱 디바이스(BD, ED, RP)를 갖는 집적 전기 모듈에 있어서,
    상기 소자는, 상기 입력 어드레스의 블록 어드레스 비트(B0:1)에 의해 개별적으로 선택가능하며 N 개의 정규 소자(XE) 및 M<N 개의 용장성 소자(YE)를 각각 포함하는 적어도 두 개의 블록(BK1:4)으로 분리되고,
    각각의 블록은 상기 입력 어드레스의 n 개의 소자 어드레스 비트(A0:n-1)에 기초하여 상기 블록 내의 N 개의 정규 소자 중 하나를 선택하는 1-of-N 디코더(ED)와, 상기 블록 내의 K=2k 개의 용장성 소자의 그룹과 관련되며 상기 n 개의 소자 어드레스 비트를 수신하도록 접속되는 적어도 하나의 수리 회로(RP)를 구비하며, 상기 수리 회로(RP)는 n-k 개의 최상위 소자 어드레스 비트에 대해 퓨즈에 의해 프로그램될 수 있는 패턴 수신 시에 제 1 동작 모드에서 로컬 디코딩 장치(LD)와 퓨즈를 순서대로 포함하여, k-1 개의 최하위 소자 어드레스 비트에 기초하여 상기 관련된 K 개의 용장성 소자 중 하나를 선택하기 위해 상기 1-of-N 디코더(ED)를 비활성화하고 상기 로컬 디코딩 장치(LD)를 1-of-K 디코더(DC1:3)로서 활성화하며,
    각각의 블록에 대한 적어도 하나의 수리 회로와 다른 블록에 대한 하나의 수 리 회로 사이에 스위칭 가능한 접속부가 제공되고,
    두 개의 접속된 수리 회로(RPa, RPb) 각각이 소자 어드레스(A0:n-1)의 n-k+1 개의 최상위 비트를 프로그래밍하는 n-k+1 개의 퓨즈를 포함하며,
    상호접속된 수리 회로(RPa, RPb) 쌍 각각은 파트너 동작 모드에 대해 조절될 수 있으며, 상기 파트너 동작 모드에서 상기 두 개의 수리 회로 중 하나(RPa)에 대한 상기 로컬 디코딩 장치(LDa)는 비활성화되고, 상기 다른 수리 회로(RPb)에 대한 상기 로컬 디코딩 장치(LDb)는 수신된 소자 어드레스의 상기 n-k+1 개의 최상위 비트가 상기 하나의 수리 회로(RPa)에서의 프로그래밍과 매칭되는 지 아니면 상기 다른 수리 회로(RPb)에서의 프로그래밍과 매칭되는 지의 여부에 기초하여, K 개의 용장성 소자(YE1b:4b)의 관련 그룹의 어느 한 절반(YE1b:2b 또는 YEb:4b)으로부터 상기 k-1 개의 최하위 어드레스 비트에 의해 식별된 소자를 선택하는
    집적 전기 모듈.
  2. 제 1 항에 있어서,
    두 상호 접속된 수리 회로(RPa,b) 각각은 상기 제 1 동작 모드 또는 상기 파트너 동작 모드에서 상기 두 수리 회로를 조절하기 위한 제어 비트(SFa,b)를 프로그래밍하기 위한 부가적인 제어 비트를 포함하는
    집적 전기 모듈.
  3. 제 2 항에 있어서,
    두 상호 접속된 수리 회로(RPa,b) 각각은 그들 내에서 프로그램된 상기 제어 비트가 제 1 논리 값("0")을 가지면 상기 제 1 동작 모드에 대해 조절되고,
    두 상호 접속된 수리 회로(RPa,b) 쌍 각각은, 그들 내에서 프로그램된 상기 제어 비트가 다른 논리 값("0", "1")을 가지면 상기 파트너 동작 모드에 대해 조절되고, 상기 두 수리 회로의 역할 구분은 어느 제어 비트가 상기 제 1 논리 값("0")을 갖는 지에 달려 있는
    집적 전기 모듈.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    두 상호 접속된 수리 회로(RPa,b) 각각의 상기 로컬 디코딩 장치(LD)는 두 개의 1-of-K/2 디코더(DC2, DC3) 및 별도의 1-of-2 디코더(DC1)를 포함하고,
    상기 별도의 1-of-2 디코더(DC1)는, 상기 수리 회로(RPa,b)가 상기 제 1 동작 모드에 대해 조절될 때 상기 로컬 디코딩 장치(LD)를 1-of-K 디코더로서 구성하도록 상기 두 1-of-K/2 디코더(DC2, DC3)의 업스트림에 접속되는
    집적 전기 모듈.
  5. 제 4 항에 있어서,
    두 상호 접속된 수리 회로(RPa,b) 각각은 두 개의 비교기(CM1, CM2)를 포함하고, 이 중 제 1 비교기(CM1)는, 상기 소자 어드레스(A0:1-n)의 상기 n-k 개의 최상위 비트(Ak:n-1)가 이들 비트에 대해 상기 기준 비트 송신기(RB)에서 프로그래밍되는 상기 패턴(Fk:n-1)과 매칭되면 제 1 히트 신호(hit signal)를 전달하고, 제 2 비교기(CM2)는 상기 소자 어드레스(A0:1-n)의 그 다음 최하위 비트(Ak-1)가 이 비트에 대한 상기 기준 비트 송신기(RB)에서 프로그래밍되는 논리 값(Fk-1)과 매칭되면 제 2 히트 신호를 전달하며,
    두 상호 접속된 수리 회로(RPa,b) 각각은 상기 제 1 및 제 2 히트 신호가 일치하는 경우에만 제 3 히트 신호를 전달하는 조합 로직 회로(AG)를 포함하고,
    만약 두 상호 접속된 수리 회로(RPa,b)가 상기 제 1 동작 모드에 대해 조절되면, 이들 수리 회로 각각으로부터의 상기 제 1 히트 신호는 부수적인 로컬 디코딩 장치(LD)를 1-of-K 디코더로서 활성화하며,
    만약 두 상호 접속된 수리 회로(RPa,b)가 상기 파트너 동작 모드에 대해 조절되면, 상기 두 수리 회로 중 하나(RPa)로부터의 제 3 활성화 신호가 상기 다른 수리 회로(RPb) 내의 상기 제 1 1-of-K/2 디코더(DC2b)를 활성화하고, 다른 수리 회로(RPb)로부터의 상기 제 3 활성화 신호는 상기 다른 수리 회로(RPb) 내의 제 2 1-of-K/2 디코더(DC3b)를 활성화하는
    집적 전기 모듈.
  6. 제 1 항 내지 5 항 중 어느 한 항에 있어서,
    상기 모듈은 각각의 블록(BK)이 행 및 열로 이루어진 매트릭스를 형성하는 다수의 메모리 셀을 포함하는 메모리 모듈이고,
    상기 정규 및 용장성 소자(XE, YE)는 각각 각각의 관련된 행 선택 라인 또는 열 선택 라인을 활성화함으로써 선택되는 상기 매트릭스 내의 행 또는 열 쿼드러플(quadruple)인
    집적 전기 모듈.
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