KR20070112380A - 반도체 메모리 디바이스들에 전해 물질 층을 제조하는 방법 - Google Patents
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Abstract
CMOS 기술에 기초하여 제조될 수 있는 비휘발성 저항성 스위칭 메모리 시스템을 개발하고자 하는 목적은 반도체 메모리 디바이스들, 특히 저항성 스위칭 메모리 디바이스들에서 사용하기 위해 칼코게나이드 물질이 그 안에 통합되고 증착된 전해 물질 층을 제조하는 본 발명의 방법에 의해 달성되며, 상기 방법은 반도체 기판을 생성하는 단계, 상기 반도체 기판 상에 이원 칼코게나이드 층을 증착하는 단계, 상기 이원 칼코게나이드 층 상에 황-함유 층을 증착하는 단계, 및 2 이상의 상이한 칼코게나이드 화합물들(ASexSy)을 포함하는 삼원 칼코게나이드 층을 생성하는 단계를 포함하고, 상기 칼코게나이드 화합물들(ASexSy) 중 하나의 구성요소 A는 주요 IV 족 원소들, 예를 들어 Ge, Si, 또는 바람직하게는 Zn, Cd, Hg로 구성된 그룹의 전이 금속, 또는 그 조합으로 구성된 물질들에 의해 구성된다.
Description
본 발명은 반도체 메모리 디바이스들에 칼코게나이드 화합물(chalcogenide compound)을 포함하는 전해 물질 층을 제조하는 방법에 관한 것이다. 더 상세하게는, 본 발명은 반도체 메모리 디바이스들 또는 구성요소들, 특히 저항성 스위칭 메모리들에 전해 물질 층을 사용하기 위해 칼코게나이드 화합물을 제조하는 방법, 및 상기 방법에 의해 제조된 메모리 디바이스에 관한 것이다.
메모리 구성요소들, 특히 반도체 메모리 구성요소들에서는 소위 기능성 메모리 구성요소들(예를 들어, PLA, PAL)과 소위 탭(tab) 메모리 구성요소들(예를 들어, ROM(ROM = Read Only Memory) 구성요소들(예를 들어, PROM, EPROM, EEPROM, 및 플래시 메모리들), 및 RAM(RAM = Random Access Memory) 구성요소들(예를 들어, DRAM 또는 SRAM(D = dynamic, S = static)) 간에는 구별이 행해진다.
RAM 구성요소는 데이터가 특정 어드레스에 저장된 메모리 디바이스이며, 이후 그로부터 데이터가 다시 판독될 수 있다. 고밀도 RAM 구성요소에서는 개개의 셀들의 제조가 가능한 한 단순하게 유지되는 것이 중요하다.
소위 SRAM(SRAM = Static Random Access Memory)에서는, 예를 들어 개개의 메모리 셀들이 수 개의 트랜지스터들로 구성되고, 소위 DRAM(DRAM = Dynamic Random Access Memory)에서는 전하의 형태로 한번에 하나의 비트가 저장될 수 있는 단일의 적절하게 제어되는 캐패시턴스(예를 들어, MOSFET의 게이트 소스 캐패시턴스)로 구성된다. DRAM의 경우, 이 전하는 짧은 시간 주기 동안에만 유지되며, 이는 소위 "재생" 처리가 짧은 간격들(예를 들어, 64 ms)에서 수행되어야 한다는 것을 의미한다.
이와 대조적으로, SRAM의 경우, 전하가 재생될 필요가 없고, 부연하면 공급 전압이 SRAM으로 공급되는 한, 각각의 데이터가 셀에 저장된 채로 유지되며, ROM(ROM = Read Only Memory) 구성요소들, 또한 PROM, EPROM, EEPROM, 및 플래시 메모리들과 같은 비휘발성 메모리들은 공급 전압이 차단(turn off)된 후에도 각각의 데이터가 저장된 채로 유지되는 메모리 구성요소들이다.
일반적으로, ROM 구성요소의 정상적인 사용 동안에는 기록 동작들이 아니라 판독 동작들만이 수행된다. RAM들의 경우에 대해서와 마찬가지로, 통상적인 판독 액세스 시간, 및 ROM 상에 데이터를 기록하는데 소요되는 시간은 상이한 타입의 비휘발성 메모리들 사이에서 상이할 수 있다.
대부분의 비휘발성 메모리들은 전하 저장에 기초하며, 이들 디바이스들은 CMOS(CMOS = complementary metal-oxide semiconductor)에서 이용가능한 물질들로 제조된다. 하지만, 전하 저장에 기초한 이들 메모리 개념들은 높은 전압 동작(10 내지 20 V), 느린 프로그래밍 속도(㎲ 내지 ㎳ 사이) 및 제한된 프로그래밍 지속 성(programming endurance)(통상적으로, 105 내지 106 기록/삭제 사이클들)과 같은 몇 가지 일반적인 단점들을 갖는다. 요구되는 높은 전압들로 인해, 플래시 메모리들을 프로그램하고 삭제하는데 높은 전력 소비가 요구된다.
이러한 단점들은 메모리 셀을 프로그램하고 삭제하는 동안에 극복되어야 할 큰 에너지 배리어(energy barrier)의 존재를 수반하는 장기간 데이터 보유의 요건에 기인한다. 따라서, 이러한 에너지 배리어의 존재는 이들 디바이스들의 성능 및 스케일러빌리티(scalability)를 엄격히 제한한다. 이러한 사실들은 시스템 디자인에 관한 몇 가지 엄격한 제한들을 암시한다. 따라서, 플래시 메모리의 주요 장점은 그 비휘발성, 및 비트당 낮은 제조 비용들과 조합된 고 밀도 메모리들에 매우 적합한 그 작은 셀 크기이다.
상기 언급된 메모리 구성요소들 이외에도, 소위 "저항성" 또는 "저항성 스위칭" 메모리 디바이스들, 예를 들어 소위 페로브스카이트(Perovskite) 메모리들, PMC(PMC = Programmable metallization Cell), 상 변화 메모리들, OUM(OUM = Ovonics 또는 Ovonyx Unified Memory) 메모리들, 수소화된(hydrogenised) 비정질 실리콘 메모리들(a-Si:H 메모리들), 폴리머/유기 메모리들 등이 최근에 알려졌다.
페로브스카이트 메모리 셀들은, 예를 들어 S. Q. Liu 외의, Appl. Phys. Lett. 76, 2749, 2000, 및 예를 들어 W. W. Zhuang 외의, IEDM 2002 등에 공지되어 있다. 폴리머/유기 메모리 셀들(예를 들어, 전하-전달-착물-계 폴리머(charge-transfer-complex-based polymer)/유기 메모리 셀들)은, 예를 들어 X. Wan 외의, Phys. Stat. Sol. A 181, R13, 2000에 개시된다.
PMC 메모리에서, 셀의 프로그래밍 시, 각각의 전극들 간의 금속성 덴드라이트(dendrite)는 - 로직 "1" 또는 로직 "0"이 상기 셀에 기록되는지에 의존하여 - 형성되거나 분해(dissolve)된다. 따라서, PMC 메모리의 내용(content)들은 상기 전극들 간의 각각의 저항에 의해 정의된다.
상기 전극들 간의 저항은 PMC 메모리에 배치된 전극들에 인가된 적절한 전류 또는 전압 펄스들에 의해 제어되며, 이에 따라 상기 언급된 상기 전극들 간의 금속성 연결의 형성 또는 분해를 유도하는 적절한 전기화학적 반응들을 유도한다. 이러한 프로그램가능한 금속화 셀들(PMC)은 외부에 인가된 전압 또는 전류 펄스들로 인해 전기화학적 반응들을 가능하게 하는 Ag 또는 Cu가 풍부한 소위 칼코게나이드 물질의 전해 물질 층을 포함함에 따라, 전체 PMC 메모리 및 전해 칼코게나이드 물질 층의 전기 저항을 변화시킨다.
PMC 메모리는, 예를 들어 Y. Hirose, H. Hirose, J. Appl. Phys. 47, 2767(1975), M. N. Kozicki, M. Yun, L. Hilt, A. Singh, Electrochemical Society Proc., Vol. 99-13, (1999) 298, 및 예를 들어, M. N. Kozicki, M. Yun, S. J. Yang, J. P. Aberouette, J.P. Bird, Superlattices and Microstructures, Vol. 27, No. 5/6 (2000) 485-488, 및 M. N. Kozicki, M. Mitkova, J. Zhu, M. Park, C. Gopalan, "Can Solid State Electrochemistry Eliminate the Memory Scaling Quandry", Proc. VLSI (2002), 및 R. Neale: "Micron to look again at non-volatile amorphous memory", Electronic engineering Design (2002), 등에 개시되 며, 이들 문서들의 내용들은 본 명세서에서 인용 참조된다.
특히, 향후의 모바일 어플리케이션(mobile application)들의 경우, 낮은 전력 소비, 비휘발성 및 빠른 데이터 속도를 가능하게 하는 높은 동작 속도가 요구된다. 셀들로부터의 불가피한 전하 누설에 의해 유도되는 데이터 보유 문제들, 및 더 감소하는 저장된 전하량에 따른 불량한 데이터 감지 능력으로 인해, 전하 저장 메모리들(예를 들어, DRAM 및 플래시와 같은 플로팅 게이트 메모리(floating gate memory))이 그들의 스케일링 한계(scaling limit)에 도달하고 있기 때문에, 대안적인 전자 스위칭 메커니즘들은 상기 언급된 요건들을 충분히 충족할 것으로 보인다.
"저항성" 또는 "저항성 스위칭" 메모리 디바이스들의 경우, 칼코게나이드 화합물을 포함하는 전해 물질 층은 2 개의 적절한 전극들, 예를 들어 애노드(anode) 및 캐소드(cathod) 사이에 위치된다. 적절한 스위칭 처리들에 의해, 상기 전해 칼코게나이드 물질 층은 더 도전성 상태 또는 덜 도전성 상태가 될 수 있다. 이에 따라, 예를 들어 상기 더 도전성 상태는 저장된 로직 "1"에 대응할 수 있고, 상기 덜 도전성 상태는 저장된 로직 "0"에 대응할 수 있으며, 그 역으로도 가능하다.
원칙적으로, 저항성 스위칭 메모리 셀의 전해 칼코게나이드 물질 층은 호스트 매트릭스 물질(host matrix material) 및 그 안에 통합되거나 증착되는 금속성 물질을 포함한다. 저항성 스위칭 메모리 셀의 메모리 스위칭 메커니즘은, 예를 들어 칼코게나이드 유리(glass)일 수 있는 호스트 매트릭스 물질 내에 통합된 금속성 물질의 농도 변화에 실질적으로 기초한다. 호스트 매트릭스 물질의 저항률은 (부연하면, 절연성 또는 반도체성 속성(behavior)을 나타내는) 높은 저항률로부터 몇 자 리수(orders of magnitudes) 만큼 낮아진 낮은 저항률 값으로 몇 자리수 범위에서 변동할 수 있다. 이러한 큰 저항 변화는 나노스케일 구조체 상의 화학적 조성의 국부적인 변화들에 기인한다.
상기 언급된 PMC 메모리 셀들에서의 덴드리틱 통로(dendritic pathway)의 형성 이외에도, 저항성 스위칭 메커니즘은 다수의 금속 풍부한 침전물들의 스태티스티컬 브릿징(statistical bridging)으로 인해 발생될 수 있다. 저항성 스위칭 셀에 기록 펄스들을 계속 인가하면, 상기 침전물들은 최후에 서로 닿을 때까지 조밀하게(in density) 성장함에 따라, 메모리 셀의 2 개의 전극들 사이에 높은 도전성, 금속성 또는 반도체성 연결을 유도하는 전체 메모리 셀을 통하는 도전성 브릿지를 형성하게 된다. 이는 높은 도전성 연결에 의해 전극들의 전기적 브릿징을 유도하는, 전해 칼코게나이드 물질 층에 존재하는 침전물들의 형성을 포함하는 삼투 메커니즘(percolation mechanism)에 해당한다. 하지만, 침전물들이 오랜 저장 시간 동안에 유지될 수 있으므로, 상기 상태의 비휘발성이 보장될 수 있다.
이들 침전물들의 존재 이외에도, 전해 칼코게나이드 물질 층에 존재하는 이동이 자유로운 금속성, 반도체성 또는 이온 성분들이 존재한다. 이 이동은, 예를 들어 전기적으로 유도된 이온 드리프트(ion drift)가 발생하도록 매트릭스에 외부 전기장들을 인가함으로써 자극될 수 있다. 전기적으로 유도된 이동은 이들 이동 금속 이온들을 구동(drive in) 또는 해제(pull out)함으로써 가역적인 농도 변화들이 쉽게 얻어질 수 있는 장점을 제공한다. 이들 금속성 또는 이온 구성요소들의 이동성으로 인해, 침전물들의 크기가 증가 또는 감소할 수 있다.
이를 위해, 전해 칼코게나이드 매트릭스 물질은 제 1 전극과 직접적으로 접촉한다. 또한, 상기 전해 칼코게나이드 물질과 접촉하는 제 2 전극은 상기 언급된 금속성, 반도체성 또는 이온 성분들을 포함하고, 전해 칼코게나이드 물질 내에 요구되는 높은 이동성 및 요구되는 용해도(solubility)를 나타낸다. 전해 칼코게나이드 물질 층이 2 개의 전극들을 분리시킴에 따라, 두 전극들은 직접적으로 접촉하지 않으며, 또한 서로 상호작용(interface)하지 않는다. 하지만, 상기 전극들은 메모리 셀을 다른 디바이스들, 예를 들어 트랜지스터들 또는 다른 메모리 셀들에 전기적으로 연결시키기 위하여, 다른 도전성 또는 도핑된 반도체성 물질들(예를 들어, 금속 와이어들 또는 금속 플러그들)과 직접적으로 접촉할 수 있다.
저항성 또는 저항성 스위칭 메모리 디바이스들(페로브스카이트 메모리들, 상 변화 메모리들, PMC 메모리들, a-Si:H 메모리들, 폴리머/유기 메모리들 등)의 경우, - 대응적으로 높은 도전성 또는 낮은 도전성 상태로 스위칭되어야 하는 - 전극들 사이에 배치된 물질의 층 두께를 가능한 한 작게 유지하는 것이 바람직할 수 있다. 이는 대응적으로 높은 스위칭 속도를 유도할 수 있는, 각각의 물질에서 달성된 장 세기(field strength)들을 증가시킬 수 있게 한다.
GeSe 및 GeS 층들의 증착을 위한 여러가지 공정들은 첨단 기술에 제안되어 있다. 하지만, 공지된 GeSe 층들은 상기 층들이 CMOS(CMOS = complementary metal-oxide semiconductor) 공정에 통합될 수 없는 고유한 단점을 나타내며, 따라서 셀레늄-함유 칼코게나이드 층들의 열적 안정성이 BEOL(back end of line) 공정 온도들(통상적으로, 400 내지 500 ℃)을 견디기에 충분하지 않기 때문에, 양산(volume production)이 불가능하다. 이는 이원(binary) 셀레늄-함유 물질들 또는 셀레늄-함유 화합물들에서 유리 전이 온도(glass transition temperature) 및 결정화 온도가 너무 낮기 때문이다. 결과적으로, 고체 상태 전해 물질로서의 셀레늄-함유 칼코게나이드 층들의 기능성을 제한하거나 심지어는 완전히 없애는 편석(segregation) 또는 결정화가 상기 층들에 발생한다. 이원 황화 화합물의 경우, 금속 이온들(예를 들어, 은)의 고유한(intrinsic) 이온 이동성은 충분한 속도로 스위칭되는 메모리 셀을 생성하기에 너무 낮다.
그러므로, 본 발명의 목적은 빠르고, 스케일러블(scalable)하며, 낮은 전압 스위칭 메커니즘 및 높은 스위칭 지속성을 갖는 CMOS 기술에 기초한 비휘발성 메모리 셀을 개발하는 것이다. 특히, 본 발명은 CMOS 기술에 기초하여 제조될 수 있는 저항성 스위칭 메모리 시스템을 제조하는 새로운 방법을 제공하는 것이 목적이다.
이들 목적 및 다른 목적들은 첨부된 독립항 제 1 항, 제 25 항, 제 26 항의 대상(subject matter)에 의해 달성된다. 본 발명의 또 다른 유익한 특징들은 첨부된 종속항들에 기재되어 있다.
본 발명의 기본 개념에 따르면, 반도체 메모리 디바이스들, 특히 저항성 스위칭 메모리 디바이스들 또는 구성요소들에서의 사용을 위해 그 안에 통합되고 증착된 칼코게나이드 물질을 갖는 전해 물질 층을 제조하는 방법으로서, 상기 방법은:
ㆍ 반도체 기판을 생성하는 단계,
ㆍ 상기 반도체 기판 상에 이원 칼코게나이드 층을 증착하는 단계,
ㆍ 상기 이원 칼코게나이드 층 상에 황-함유 층을 증착하는 단계, 및
ㆍ 2 이상의 상이한 칼코게나이드 화합물들(ASexSy)을 포함하는 삼원(ternary) 칼코게나이드 층을 생성하는 단계를 포함하고, 상기 칼코게나이드 화합물들(ASexSy) 중 하나의 구성요소 A는 주요 IV 족 원소들, 예를 들어 Ge, Si로 구성된 물질들에 의해 구성된다.
본 발명은 반도체 메모리 소자들에서 고체 전해 물질로서 채택될 수 있는 얇은 삼원 칼코게나이드 층들을 생성하는 방법을 제공한다. 본 발명의 주요한 장점으로서, 저항성 스위칭 메모리 구성요소용 칼코게나이드 화합물을 갖는 CMOS 기반 메모리 구성요소들 및 전해 물질 층은 - 2 이상의 상이한 기술들을 사용하는 대신에, CMOS 공정들로만 제조될 수 있다. 이에 따라, 제조 공정들의 복잡성 및 이에 따른 전체 메모리 시스템의 비용이 감소될 수 있다.
또 다른 장점으로서, 본 발명에 따라 제조된 전해 칼코게나이드 물질 층을 갖는 저항성 스위칭 메모리 셀은 매우 작은 피처 크기들에 유익한 스케일러빌리티를 제공함에 따라, 더 높은 비트 밀도를 가능하게 한다. 이러한 새로운 메모리 개념은 낮은 프로그래밍 전압들에서의 동작을 가능하게 하며, 빠른 스위칭 시간들에 도달하게 함에 따라, 광범위하고 다양한 적용들을 제공할 수 있다.
본 발명에 따른 얇은 삼원 칼코게나이드 층들을 생성하는 방법의 또 다른 장점들은 다음과 같은 측면들에 존재하며, 이는 다음과 같다:
ㆍ 높은 열적 안정성을 갖는 GeS 및 빠른 이온 도전체로서 GeSe의 유익한(positive) 특성들의 조합이 가능하다.
ㆍ 각각의 황의 양의 계속적인 추가에 의해, 화학양론(stoichiometry) 및 이에 따른 고체 상태 전해 특성들의 점진적인 최적화가 가능하다.
ㆍ 화학 기상 증착 방법을 사용하여 나노스케일 치수를 갖는 콘택 홀들의 충전이 가능하다.
ㆍ 보편적인 집적화 방식들을 이용한 저온 공정 및 공정 호환성(process compatibility).
ㆍ 단순한 공정 제어.
이원 칼코게나이드 층들의 생성은, 예를 들어 다음의 방법들:
이원 스퍼터 타겟(binary sputter target)(예를 들어, GeSe)을 스퍼터링하는 단계, 또는 셀레늄- 또는 황-함유 분위기(atmosphere)에서, 예를 들어 아르곤, H2S 또는 H2Se 분위기에서, 구성요소 A(예를 들어, A = Ge, Si)를 반응성 스퍼터링(reactive sputtering)하는 단계에 수행될 수 있다. 이원 셀레늄-함유 또는 황화 A-Se 또는 A-S 층(예를 들어, A = Ge, Si, ...)의 생성은, 예를 들어 (열적) CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 기화(evaporation)와 같은 층 증착 공정에 의해 수행될 수 있다.
본 발명의 기본 개념에 따르면, 화합물(AxSe1 -x- ySy)을 포함하는 메모리 셀의 전해 층이 형성되고, A는 소위 삼원 층을 생성하기 위해 바람직하게 주요 IV 족 원소들, 부연하면, 예를 들어 A = Ge, Si 등의 물질에 의해 구성된다. 2 개의 칼코게나이드 화합물들을 갖는 이들 삼원 층들은 메모리 셀의 기능성에 중요한 파라미터들이 본 발명에 따른 공정들을 이용하여 서로 독립적으로 설정될 수 있을 뿐만 아니라, 정확한 화학양론(도핑) 및 모폴로지(morphology)가 또 다른 열적 공정 단계(예를 들어, 퍼네스 공정(furnace process), RTP 공정 등)에서 최적화될 수 있다는 장점을 갖는다. 상기 모든 화학양론 및 이에 따른 삼원 층들의 열적 특성들, 예컨대 유리 전이 온도, 결정화 온도뿐만 아니라, 층 강도, 미세구조 등과 같은 또 다른 파라미터들이 서로 독립적으로 설정될 수 있다.
다시 말하면, 본 발명은 조합된 증착 및 확산 방법에 의해 2 이상의 칼코게나이드 화합물들을 갖는 삼원 칼코게나이드 층을 생성하는 것이 목적이다. 이를 위해, 또 다른 칼코게나이드 층(예를 들어, 황)이 이후 더 상세히 설명되는 공정을 이용하여 이원 셀레늄-함유 칼코게나이드 층 위에 증착된다. 이 황 층은 기판 상에서 인-시튜(in-situ)로 반응함에 따라, 삼원 화합물(예를 들어, Ge-Se-S 또는 Si-Se-S)이 밀착된 층(coherent layer)으로서 기판 위에 형성된다.
또한, 삼원 층의 화학양론, 모폴로지, 결함 밀도(defect density), 도핑, 및/또는 미세구조를 최적화하기 위해, 불활성 또는 칼코게나이드-함유 분위기에서 후속적인 어닐링이 채택될 수 있다.
본 발명에 따른 방법의 바람직한 실시예에서, A = Ge, Si 등을 갖는 화합물을 포함하는 A-Se 층은 황을 함유한 기체 반응 구성요소로서 카르보닐 술파이드(carbonyl sulfide)(정확한 결합 관계들로 표현될 때, 화학식은 COS 또는 S=C=O)를 사용하는 MOCVD(metal-organic chemical vapor deposition) 방법을 이용하여 황 층을 증착함으로써, 삼원 A-Se-S 층으로 변형된다. 이 황 층은 기판 위의 기존의 A-Se 층과 반응하여, 삼원 A-Se-S 층을 형성할 것이다.
본 발명의 또 다른 유익한 실시예에 따르면, 상기 공정을 위해 약 150 ℃ 내지 250 ℃의 범위에 있는 기판 온도가 선택된다. COS 가스는 가스 샤워 개구부(gas shower opening)를 통해 CVD 시스템의 반응기(reactor)로 도입될 수 있다. 상기 가스 흐름은 바람직하게 제어되며, 가스 유동 제어계(gas flow control meter)들을 이용하여 모니터링된다. CVD 시스템으로의 공급 라인들은 선택적으로 가열될 수 있다. CVD 반응기 내의 바람직한 공정 압력으로서 약 500 mTorr의 압력이 제안되어 있지만, 예를 들어 실질적으로 더 넓은 작동 범위인 약 10 mTorr 내지 10 Torr도 가능하다. 또한, 불활성 캐리어 가스들(예를 들어, N2, Ar 등)이 COS 가스에 첨가될 수 있다.
표면 상에서의 반응 동안에, COS 분자들은 일산화탄소(CO) 및 황(S)으로 분리된다. 황은 기존 층(여기서는 셀레늄 층)과 기판 표면 상에서 반응하고; 일산화탄소는 불활성이며, 상기 층 안에 많이 포함되지 않도록 진공 펌프에 의해 가스 공간으로부터 배기된다. 본 발명의 바람직한 실시예에 따른 방법의 이 부분은 다음과 같이 화학적인 다단계 공정으로 표현될 수 있다.
I. 기판 표면 상에서의 열적 해리(thermal dissociation):
여기서, 상기 공정 단계는 약 150 ℃ 내지 250 ℃ 범위의 공정 온도 하에서 수행된다. 상기 공정 단계에서 일산화탄소(CO)는 진공 펌프에 의해 가스 공간으로부터 제거된다. 상기 온도 범위는 기판 표면에서의 반응 속도를 최적화하기 위해 약 100 ℃ 내지 약 350 ℃ 범위로 연장될 수도 있다.
II. 칼코게나이드 표면 상에서의 S 원자들의 반응 및 흡착:
S + ASe ----------> ASexSy
여기서, A = Ge, Si,.. 또는 주요 IV 족 원소들, 또는 전이 금속들(특히, Zn, Cd, Hg)로 된 다른 물질들이다.
이 방법에 의해, 삼원 층의 황 도핑은 기판 온도 및 증착 기간을 변화시킴으로써 설정될 수 있다.
다음의 설명, 첨부된 청구항들 및 첨부된 도면들과 함께 고려된다면, 본 발명의 세부 내용을 더 완전히 이해하게 될 것이다.
도 1은 종래 기술에 따른 저항성 스위칭 메모리 셀의 개략적 단면도;
도 2는 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에 칼코게나이드 화합물 층을 제조하는 방법의 제 1 단계에서의 구조를 개략적으로 도시한 도면;
도 3은 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에 칼코게나이드 화합물 층을 제조하는 방법의 제 2 단계에서의 구조를 개략적으로 도시한 도면;
도 4는 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에 칼코게나이드 화합물 층을 제조하는 방법의 제 3 단계에서의 구조를 개략적으로 도시한 도면;
도 5는 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에 칼코게나이드 화합물 층을 제조하는 방법의 제 4 단계에서의 구조를 개략적으로 도시한 도면; 및
도 6은 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에 칼코게나이드 화합물 층을 제조하는 방법의 제 5 단계에서의 구조를 개략적으로 도시한 도면이다.
참조 부호 목록
1 저항성 스위칭 메모리 셀
2a 전극
2b 전극
3 칼코게나이드 물질을 갖는 전해 물질
4 반도체성 실리콘 기판
5 이원 셀레늄-함유 층
6 황-함유 층
7 삼원 A-Se-S 칼코게나이드 층
도 1은 종래 기술에 따른 저항성 스위칭 메모리 셀의 개략적인 단면도이다. 상기 메모리 셀은 2 개의 대응하는 금속 전극들(2a, 2b)(하나의 애노드 및 하나의 캐소드)을 포함하고, 상기 전극들 사이에는 적절한 스위칭 공정들에 의해 더 도전성 상태 또는 덜 도전성 상태로 설정되도록 적합화(adapt)된, 칼코게나이드 화합물을 포함하는 대응하는 전기화학적 "전해" 물질 층(3)이 배치된다.
(로직 "1" 또는 로직 "0"이 메모리 셀(1)에 기록되어야 하는지에 따라) 저항성 스위칭 메모리 셀(1)을 프로그램하기 위해, 전극들(2a, 2b)에 적절한 전류 펄스들이 인가되며, 상기 셀(1)의 도전성 상태 또는 비-도전성 상태를 유도하는 적절한 전류 펄스들에 의해 전해 칼코게나이드 물질 층(3)의 전기화학적 반응들이 유도된다. 저항성 스위칭 메커니즘으로 인해, 로직 "1" 또는 로직 "0"이 상기 셀(1)에 기록되는지에 따라, 전극들(2a, 2b) 간의 금속성 연결/클러스터들이 생성되거나, 분해된다. 이를 위해, 예를 들어 낮은 저항 상태는 저장된 로직 "1"에 대응할 수 있고, 높은 저항 상태는 저장된 로직 "0"에 대응할 수 있으며, 그 역으로도 가능하다. 예를 들어, 메모리 셀(1)로서 PMC 메모리 셀이 사용되는 경우, 예를 들어 적절한 금속(예를 들어, Ag 또는 Cu)으로 포화된 칼코게나이드 층(예를 들어, GeSe 또는 GeS 층)이 전해 금속 층(3)으로서 사용될 수 있거나, WOx와 같은 다른 적절한 이온 도전체가 사용될 수 있다.
전극들(2a, 2b) 간의 저항은 전극들(2a, 2b)을 통해 저항성 스위칭 메모리 셀(1)과 연결된 각각의 제어 라인들 상의 적절한 프로그래밍 펄스들(기록 펄스들 또는 음의 펄스들)에 의해 제어됨에 따라, 본 명세서에 설명된 바와 같이 상기 전극들(2a, 2b) 사이에 상기 언급된 금속성 클러스터들의 생성 또는 분해를 유도하는 상기 설명된 전기화학적 반응들을 유도한다. 각각의 메모리 셀(1)의 내용들은 전극들(2a, 2b) 사이에 전압을 인가하는 각각의 연결 라인들을 통해 측정될 수 있는, 부연하면 전류, 즉 사전설정된 값 이상의 전류가 흐르는지의 여부에 관계없이 측정될 수 있는 상기 전극들(2a, 2b) 간의 각각의 저항에 의해 정의된다.
예를 들어, 어레이-형으로 나란히 위치된 도 1에 예시된 메모리 셀(1)의 구조와 유사한 구조의 복수의 메모리 셀들에 의해, 적절한 메모리 캐패시턴스를 갖는 메모리 디바이스 또는 구성요소가 제공될 수 있다. 본 명세서에 예시되지 않은 메모리 구성요소의 기록/판독 선택 핀 또는 패드에 대응하는 신호(예를 들어, 판독/기록 신호)를 인가함으로써, 데이터가 어떤 어드레스 하에서 메모리 구성요소에 저장되거나 그로부터 판독되는지가 선택될 수 있다.
메모리 구성요소 안으로의 데이터 입력은 상기 어드레스에 의해 정의된 바와 같은 대응하는 메모리 셀들(1)에 저장되며, 이후 대응하는 메모리 셀들(1)로부터 다시 판독될 수 있다. 또한, 저항성 스위칭 메모리 셀들(1)의 어레이들을 포함하는 메모리 구성요소들은 1 이상의 디바이스들, 예를 들어 하나 또는 수개의 프로세서들, 또는 - 제어기의 제어 하에서 - 데이터를 저장하고, 그 저장된 데이터를 판독하기 위해 메모리 구성요소를 사용하는 다른 반도체 디바이스들 등에 연결될 수 있 다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 저항성 스위칭 메모리 셀에서 사용하는 칼코게나이드 화합물 층을 제조하는 방법의 제 1 단계에서의 개략적인 구조가 도시된다. 본 발명에 따른 공정은 반도체 물질, 예를 들어 실리콘(Si)으로 만들어진 기판(4)에서 시작할 수 있다. 바람직하게, 반도체 실리콘 기판(4)은 이미 필수적인 (구조화된) 층들을 포함한다.
도 3은 칼코게나이드 화합물 층을 제조하는 방법의 제 2 단계에서의 반도체 구조를 도시한다. 상기 제 2 공정 단계에서는 이원 칼코게나이드 층(5)이 반도체 기판(4)의 표면 위에 생성된다. 이를 위해, 이원 셀레늄-함유 A-Se 층(5)(여기서, A = Ge, Si,..., 또는 주요 IV 족 원소들, 또는 전이 금속, 특히 Zn, Cd, Hg로 된 다른 물질들)이 (열적) CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 기화와 같은 적절한 층 증착 공정에 의해 생성된다. 이원 칼코게나이드 층(5)은 이원 스퍼터 타겟(예를 들어, GeSe)을 스퍼터링하거나, 또는 셀레늄-함유 분위기, 예를 들어 H2Se 분위기에서 구성요소 A를 반응성 스퍼터링함으로써 생성될 수 있다.
도 4는 본 발명의 바람직한 실시예에서 칼코게나이드 화합물 층을 제조하는 방법의 제 3 단계에서의 개략적인 구조를 도시한다. 상기 제 3 공정 단계에서, 황-함유 층(6)은 조합된 증착 및 확산 방법을 이용하여 이원 셀레늄-함유 A-Se 층 위 에 생성된다. 그러므로, 황을 함유한 또 다른 칼코게나이드 층(6)이 이원 셀레늄-함유 칼코게나이드 층(5) 위에 증착된다.
이 공정 단계를 위해 약 100 ℃ 내지 350 ℃ 범위의 기판 온도가 사용된다. (약 TKP = -50.2 ℃의 기화 온도를 갖는) 카르보닐 술파이드 가스(COS)가 가스 샤워 개구부를 통해 반응기 챔버 안으로 도입된다. 상기 COS 가스 흐름은 제어되고, 가스 유동계에 의해 모니터링되며, CVD 시스템으로의 공급 라인들은 선택적으로 가열될 수 있다. CVD 반응기 내의 바람직한 공정 압력으로서 약 500 mTorr의 압력이 사용된다. 또한, 불활성 캐리어 가스들(예를 들어, N2, Ar 등)이 COS 가스에 첨가될 수 있다.
바람직한 실시예에서 상기 공정 단계는 황(S)을 함유한 기체 반응 성분으로서 카르보닐 술파이드(COS)를 사용하는 MOCVD 방법에 의해 수행된다. 도 4에 도시된 바와 같이, 표면 상에서의 반응 동안에 기체 카르보닐 술파이드(COS)는 고체 황(S) 및 기체 일산화탄소(CO)로 분리된다. 황(S)은 황 층(6)을 형성하는 한편, 기체 일산화탄소(CO)는 상기 층(6)으로부터 빠져나오며, 진공 시스템의 진공 펌프에 의해 반응 챔버로부터 배기된다.
도 5는 칼코게나이드 화합물 층을 제조하는 방법의 제 4 단계에서의 개략적인 구조를 도시한다. 상기 제 4 공정 단계에서 황 층(6)은 기존의 이원 A-Se 층(5)과 인-시튜로 반응한다. 따라서, 2 개의 칼코게나이드 화합물들(예를 들어, Ge-Se-S 또는 Si-Se-S)을 포함하는 삼원 화합물이 밀착된 삼원 A-Se-S 칼코게나이드 층(7)으로서 기판(4) 위에 형성된다. 이원 칼코게나이드 표면(5) 상의 황 원자들의 반응 및 흡착은 다음과 같은 화학식으로 표현될 수 있다:
S + ASe -----> ASexSy, 여기서 A = Ge, Si, Sn, Pb, Cd, Zn, Hg
이 제 4 공정 단계는 인-시튜로, 부연하면 이원 셀레늄-함유 A-Se 층(5)(제 3 공정 단계, 도 4 참조) 상으로의 황-함유 층(6)의 증착 동안에, MOCVD 방법에 의해 수행될 수 있다. 대안적으로, 이원 칼코게나이드 표면(5) 상의 황 원자들의 반응 및 흡착은 엑스-시튜(ex-situ)로, 부연하면 이원 셀레늄-함유 A-Se 층(5) 상으로의 황-함유 층(6) 증착의 종료 후에, 또는 황-함유 층(6)의 증착 동안과 그 이후에 수행될 수도 있다.
이에 후속하여, 본 발명의 바람직한 실시예에 따른 제 6 단계에서는 도 6에 도시된 바와 같이 적절한 분위기에서 열 공정 단계(예를 들어, 퍼네스 공정, RTP 공정 등)가 채택된다. 이 후속 어닐링 공정에 의해, 삼원 칼코게나이드 층(7)의 정확한 화학양론(도핑), 모폴로지, 및 미세구조가 최적화된다. 상기 어닐링 공정 시 기판 온도 및 증착 기간을 변화시킴으로써, 삼원 층(7)의 황 도핑이 특정 값으로 설정될 수 있다.
불활성 또는 칼코게나이드-함유 분위기에서의 후속 어닐링은 모폴로지, 결함 밀도, 화학양론, 및 유리 전이 온도, 결정화 온도와 같은 열적 특성들뿐만 아니라, 구성요소 A = Ge, Si, 또는 주요 IV 족 원소들로 된 다른 물질들 또는 전이 금속들(특히, Zn, Cd, Hg)로 이루어진 2 개의 칼코게나이드 화합물들(ASexSy)을 포함하 는 삼원 층(7)의 층 강도, 미세구조 등과 같은 또 다른 파라미터들의 독립적인 설정 및 최적화를 허용한다.
몇몇 예시적인 실시예들이 상세히 설명되고 첨부한 도면들에 도시되었지만, 이러한 실시예들은 단지 예시를 위한 것이며, 본 발명의 범위를 제한하지 않는다는 것을 이해하여야 할 것이다. 따라서, 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 기술적 사상 및 범위를 벗어나지 않고, 본 발명의 예시된 실시예들 및 다른 실시예들에 대한 다양한 변형들이 행해질 수 있다는 것을 알 수 있을 것이다.
Claims (26)
- 반도체 메모리 디바이스, 특히 저항성 스위칭 메모리 디바이스(1) 또는 구성요소에서의 사용을 위해, 칼코게나이드 물질이 그 안에 통합되고 증착된 전해 물질 층을 제조하는 방법에 있어서,ㆍ 반도체 기판(4)을 생성하는 단계,ㆍ 상기 반도체 기판(4) 위에 이원(binary) 칼코게나이드 층(5)을 증착하는 단계,ㆍ 상기 이원 칼코게나이드 층(5) 위에 황-함유 층(6)을 증착하는 단계, 및ㆍ 2 이상의 상이한 칼코게나이드 화합물들(ASexSy)을 포함하는 삼원(ternary) 칼코게나이드 층(7)을 생성하는 단계를 포함하고, 상기 칼코게나이드 화합물들(ASexSy) 중 하나의 구성요소는 주요 IV 족 원소들(예를 들어, A = Ge, Si,...), 전이 금속(예를 들어, Zn, Cd, Hg), 또는 그 조합 중 하나로 구성된 물질들을 포함하는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 삼원 칼코게나이드 층(7)을 생성하는 단계는 상기 삼원 칼코게나이드 층에 통합된 2 이상의 상이한 칼코게나이드 화합물들(AxSe1 -x- ySy)을 생성하는 단계를 포함하고, 상기 칼코게나이드 화합물들(AxSe1 -x- ySy)의 구성요소는 주요 IV 족 원소 들(예를 들어, A = Ge, Si,...), Zn, Cd, Hg로 구성된 그룹, 또는 그 조합으로 된 물질들에 의해 구성되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 이원 칼코게나이드 층(5)을 생성하는 단계는:ㆍ 바람직하게는 GeSe로 이루어진 이원 스퍼터 타겟을 스퍼터링하는 단계, 또는ㆍ 셀레늄- 또는 황-함유 분위기(atmosphere)에서, 바람직하게는 아르곤, H2S 또는 H2Se 분위기에서, 구성요소 A를 반응성 스퍼터링(reactive sputtering)하는 단계에 의해, 대안적으로 또는 조합하여 수행되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 이원 칼코게나이드 층(5)은 (열적) CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 기화(evaporation)와 같은 층 적절한 층 증착 공정에 의해 생성되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 이원 칼코게나이드 층(5)을 생성하는 단계는 이원 셀레늄-함유 A-Se 층 또는 술피딕(sulfidic) A-S 층을 생성함으로써 수행되고, 상기 구성요소 A는 주요 IV 족 원소들(예를 들어, A = Ge, Si,...), 또는 Zn, Cd, Hg로 구성된 그룹, 또는 그 조합으로 된 물질들에 의해 구성되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,제 2 칼코게나이드 층(6)은 바람직하게는 조합된 증착 및 확산 방법을 이용하여, 상기 이원 칼코게나이드 층(5) 위에 황(S) 층 또는 황-함유 A-S 층 또는 셀레늄-함유 A-Se 층을 증착함으로써 생성되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 6 항에 있어서,상기 제 2 칼코게나이드 황-함유 A-S 층 또는 상기 셀레늄-함유 A-Se 층(6)은 카르보닐 술파이드(carbonyl sulfide: COS)를 사용하는 MOCVD 방법에 의해 형성되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,상기 카르보닐 술파이드(COS) 가스의 황(S)은 실질적으로 상기 제 2 칼코게 나이드 (황-함유) 층(6)을 형성하는 상기 이원 셀레늄-함유 칼코게나이드 층(5) 위에 증착되는 한편, 기체 일산화탄소(CO)는 실질적으로 상기 제 2 칼코게나이드 (황-함유) 층(6)으로부터 빠져나오고, 바람직하게는 진공 시스템의 진공 펌프에 의해 배출되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 6 항에 있어서,상기 삼원 칼코게나이드 층(7)을 생성하는 동안에, 상기 제 2 칼코게나이드 황-함유 A-S 층 또는 상기 셀레늄-함유 A-Se 층은 삼원 A-Se-S 층(7)으로 변형되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 6 항에 있어서,상기 제 2 칼코게나이드 층(6)은 기존의 이원 칼코게나이드 A-Se 층(5)과 인-시튜(in-situ)로 반응함에 따라, 바람직하게는 Ge-Se-S로 구성된 화합물 또는 Si-Se-S로 구성된 화합물을 포함하는 밀착된(coherent) 삼원 ASexSy 층(7)을 형성하는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,상기 이원 칼코게나이드 표면(5) 상에서의 상기 카르보닐 술파이드(COS)의 황(S)의 반응 및 흡착은 바람직하게는 MOCVD 방법을 이용하여 인-시튜로 수행되고, 즉 상기 이원 셀레늄-함유 A-Se 층(5) 상으로의 상기 제 2 칼코게나이드 층(6)의 증착 동안에 수행되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,상기 이원 칼코게나이드 표면(5) 상에서의 상기 카르보닐 술파이드(COS)의 황(S)의 반응은 엑스-시튜(ex-situ)로 수행되고, 즉 상기 이원 셀레늄-함유 A-Se 층(5) 상으로의 황 또는 황-함유 층(6) 증착의 종료 후에, 또는 상기 황-함유 층(6)의 증착 동안과 그 이후에 수행되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,1 이상의 반응성 가스 종들(secies)이 구성요소 A의 첨가, 즉 A-X를 제공하기 위해 공급되고, 여기서 X는 유기 잔여물(organic rest)인 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,1 이상의 불활성 캐리어 가스들, 바람직하게는 N2, Ar이 상기 카르보닐 술파이드(COS) 가스에 첨가되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 7 항에 있어서,상기 카르보닐 술파이드(COS) 가스는 가스 샤워 개구부(gas shower opening)를 통해 공급되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 칼코게나이드 층(6)의 증착을 위해 약 150 ℃ 내지 약 250 ℃ 범위의 공정 온도가 사용되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,10 mTorr 내지 10 Torr 범위의 공정 압력, 바람직하게는 약 500 mTorr의 공정 압력이 사용되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,필름 증착(film deposition)을 지원하기 위해 플라즈마가 공급되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 필름 증착을 지원하기 위해 마이크로파(microwave)들이 공급되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 반도체 기판(4)은 바람직하게 실리콘(Si)으로 만들어지고, 구조화된 층들을 갖추어 제조되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,적절한 공정 분위기에서 열 공정 단계, 바람직하게는 퍼네스(furnace) 공정 또는 RTP 공정을 더 포함하는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항에 있어서,상기 삼원 층의 화학양론(stoichiometry), 모폴로지(morphology), 결함 밀도, 도핑, 및/또는 미세구조를 최적화하기 위해, 불활성 또는 칼코게나이드-함유 분위기에서 후속 어닐링이 채택되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 22 항에 있어서,상기 삼원 칼코게나이드 층(7)의 상기 화학양론, 상기 도핑 및 상기 모폴로지는 후속 어닐링에 의해, 바람직하게는 상기 어닐링 공정 동안에 기판 온도 및 증착 기간을 변화시킴으로써 설정되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 23 항에 있어서,상기 후속 어닐링은 불활성 또는 칼코게나이드-함유 분위기에서 상기 삼원 칼코게나이드 층(7)의 화학적, 물리적 및 열적 특성들의 독립적인 설정 및 최적화를 허용하도록 수행되는 것을 특징으로 하는 전해 물질 층을 제조하는 방법.
- 제 1 항 내지 제 24 항 중 한 항에 따라 제조된 삼원 칼코게나이드 층(7)을 포함하는 메모리 디바이스.
- 1 이상의 전해 물질 층을 포함하는 메모리 셀에 있어서,상기 메모리 셀은 상기 메모리 셀에 인가된 각각의 세기 및 기간을 갖는 전압 또는 전류 펄스로 인해 저항성 메모리 스위칭 메커니즘을 나타내고,상기 전해 물질 층은 2 이상의 상이한 칼코게나이드 화합물들(ASexsy)을 갖는 삼원 칼코게나이드 층(7)을 포함하며, 상기 칼코게나이드 화합물들(ASexsy) 중 하나의 구성요소는 주요 IV 족 원소들(예를 들어, A = Ge, Si,...), 또는 전이 금속(예를 들어, Zn, Cd, Hg), 또는 그 조합 중 하나로 구성된 물질들을 포함하는 것을 특징으로 하는 메모리 셀.
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