KR20070102178A - Flash memory device and method of operating the same - Google Patents
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Abstract
Description
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 프로그램 방법을 설명하기 위한 개략도.1 is a schematic diagram illustrating a program method of a general NAND type flash memory device.
도 2는 일반적인 NAND형 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 개략도.2 is a schematic diagram for explaining a method of erasing a general NAND type flash memory device.
도 3은 NAND형 플래쉬 메모리 소자의 사이클링에 의한 프로그램 및 소거 문턱 전압 변화를 도시한 그래프.3 is a graph illustrating program and erase threshold voltage changes due to cycling of a NAND type flash memory device.
도 4는 NAND형 플래쉬 메모리 소자의 사이클링에 의해 오버 프로그램이 발생한 셀 블럭의 프로그램 문턱 전압 분포를 도시한 그래프.4 is a graph showing a program threshold voltage distribution of a cell block in which an over program occurs due to cycling of a NAND type flash memory device.
도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구성도.5 is a block diagram of a NAND-type flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
210 : 제 1 그룹 블럭 220 : 제 2 그룹 블럭210: first group block 220: second group block
230 : 고전압 발생기 240 : 고전압 제어기230: high voltage generator 240: high voltage controller
250 : 어드레스 비교기 260 : 로우 디코더250: address comparator 260: row decoder
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 사용 빈도가 높은 블럭과 사용 빈도가 낮은 블럭의 ISPP(Icremental Step Pulse Program) 시작 바이어스를 다르게 인가하여 사이클링 열화가 일어나기 쉬운 블럭의 오버 프로그램 페일을 줄일 수 있는 플래쉬 메모리 소자 및 그 구동 방법에 관한 것이다.The present invention relates to a flash memory device, and in particular, by applying different incremental step pulse program (ISPP) start biases of a high frequency block and a low frequency block, it is possible to reduce an over program fail of a block that is likely to cause cycling deterioration. A flash memory device and a driving method thereof.
NAND형 플래쉬 메모리 소자는 노트북(Notebook), PDA, 휴대용 전화기(Cellular Phone) 등의 포터블 전자 시스템(Portable elecronics)과 컴퓨터 바이오스(Computer BIOS), 프린터(Printer), USB 드라이버(USB Driver)와 같이 그 사용 범위가 점점더 확대되고 있다.NAND-type flash memory devices are used in portable electronic systems such as notebooks, PDAs, and cellular phones, as well as in computer BIOS, printers, and USB drivers. The range of use is expanding.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 도 1에 도시된 바와 같이 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링(101 및 102), 셀 스트링(101 및 102)과 드레인 및 셀 스트링(101 및 102)과 소오스 사이에 각각 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함하여 구성된다. 여기서, 셀 스트링(101 및 102)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그만큼 구성된다. 또한, 셀의 소정 동작을 위해서 워드라인(WL)을 통해 셀 게이트로 소정의 바이어스가 인가되며, 비트라인(BL)을 통해 드레인에 소 정의 바이어스가 인가되고, 공통 소오스 라인(CSL)을 통해 소오스에 소정의 바이어스가 인가된다. 한편, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합부가 형성되어 구성된다.The NAND-type flash memory device includes a plurality of cell blocks. One cell block includes a
상기와 같이 구성된 NAND형 플래쉬 메모리 소자의 선택된 셀(M11)을 프로그램하기 위해서는 선택된 워드라인(Selected WL)에 약 16∼19V 정도의 프로그램 전압을 ISPP(Icremental Step Pulse Program) 방식으로 인가하고, 선택되지 않은 워드라인(Pass WL)에 약 10V 정도의 패스 전압을 인가하며, 선택된 비트라인(Selected BL)에는 접지 전압(Vss)을 인가하고, 선택되지 않은 비트라인(Unselected BL)에는 전원 전압(Vcc)을 인가한다. 이때 드레인 선택 라인(DSL)에는 전원 전압(Vcc)을 인가하고, 소오스 선택 라인(SSL)에는 접지 전압(Vss)을 인가하고, 공통 소오스 라인(CSL)에는 전원 전압(Vcc)을 인가하며, 웰(Bulk)에는 접지 전압(Vss)을 인가한다. 이렇게 하면 셀의 문턱 전압은 약 1∼2.5V 사이에 분포되어 있으므로 스트링 전체의 셀이 온(on) 상태가 되고, 드레인 선택 라인(DSL)에 전원 전압(Vcc)이 인가되므로 드레인 선택 트랜지스터가 턴온되어 채널에서의 전압은 비트라인 전압인 0V를 유지하게 된다. 따라서, 프로그램하려는 셀에는 프로그램 전압이 모두 걸려 프로그램 동작이 일어나게 된다. 한편, 소거 동작은 도 2에 도시된 바와 같이 트리플 P웰에 약 20V의 소거 전압을 인가하고 선택된 블럭의 워드라인에 모두 0V를 인가하여 플로팅 게이트에 주입된 전자를 제거한다.In order to program the selected cell M11 of the NAND-type flash memory device configured as described above, a program voltage of about 16 to 19 V is applied to the selected word line (ISP) by an incremental step pulse program (ISPP) method. A pass voltage of about 10V is applied to an unselected word line Pass WL, a ground voltage Vss is applied to a selected bit line, and a power supply voltage Vcc is applied to an unselected bit line. Is applied. At this time, the power supply voltage Vcc is applied to the drain select line DSL, the ground voltage Vss is applied to the source select line SSL, and the power supply voltage Vcc is applied to the common source line CSL. The ground voltage Vss is applied to the bulk. In this case, since the threshold voltages of the cells are distributed between about 1 to 2.5V, the cells of the entire string are turned on and the power supply voltage Vcc is applied to the drain select line DSL, so the drain select transistor is turned on. Thus, the voltage at the channel maintains the bit line voltage of 0V. Therefore, the cell to be programmed receives all the program voltages, thereby causing the program operation. In the erase operation, as shown in FIG. 2, an erase voltage of about 20 V is applied to the triple P well and 0 V is applied to all of the word lines of the selected block to remove electrons injected into the floating gate.
상기와 같이 NAND형 플래쉬 메모리 소자의 전기적인 프로그램 및 소거는 모두 FN 터널링에 의해 가능해진다. 즉, 얇은 터널 산화막을 통해 강한 전기장에 의해 전자가 이동하면서 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행하기 때문에 이로 인한 터널 산화막의 열화는 피할 수 없다. 따라서, 일정한 전압 조건으로 프로그램 및 소거를 반복하게 되면 프로그램 및 소거 문턱 전압이 반복 횟수(cycling)에 따라 변하게 된다. 즉, 프로그램 횟수 및 소거 횟수가 증가함에 따라 문턱 전압이 상승하게 된다.As described above, both the electrical programming and the erasing of the NAND type flash memory device are enabled by FN tunneling. That is, since the electrons are moved by the strong electric field through the thin tunnel oxide film and the threshold voltage is changed to perform the program and erase functions, deterioration of the tunnel oxide film due to this is inevitable. Therefore, if the program and erase are repeated under a constant voltage condition, the program and erase threshold voltages change according to the number of repetitions. That is, as the number of programs and erases increases, the threshold voltage increases.
프로그램 또는 소거 동작에 따른 터널 산화막을 통한 전자의 흐름은 터널 산화막 벌크내에 전자 트랩(electron trap)을 생성하고, 터널 산화막과 반도체 기판간의 계면(interface)에 전자와 홀 무엇이든지 트랩될 수 있으며 전자와 홀이 트랩되기 전에는 뉴트럴(neutral) 상태인 뉴트럴 트랩 센터(neutral trap center)를 생성하게 된다. 터널 산화막 벌크에 트랩되어 있는 전자로 인해 문턱 전압이 변화되는 이유는 FN 전류가 줄어들고, 플랫 밴드(flat band) 전압이 올라가기 때문이다. 플랫밴드 전압이 올라가는 이유는 전자가 터널 산화막에 트랩되어 있으면 플로팅 게이트에 전자가 차지되어 있는 경우와 거의 비슷하므로 프로그램된 셀의 경우로 생각하면 되고 FN 전류가 감소하는 이유는 전자가 없을 경우보다 전자가 있을 경우 전자가 넘어야 할 에너지 벽이 두꺼워지기 때문이다.The flow of electrons through the tunnel oxide film during the program or erase operation creates an electron trap in the tunnel oxide bulk, and traps any electrons or holes at the interface between the tunnel oxide film and the semiconductor substrate. Before the hole is trapped, it creates a neutral trap center that is in a neutral state. The reason why the threshold voltage changes due to the electrons trapped in the tunnel oxide bulk is because the FN current decreases and the flat band voltage rises. The reason why the flat band voltage rises is almost the same as if the electrons are trapped in the tunnel oxide film, and the electrons are occupied in the floating gate, so it can be thought of as a programmed cell. If there is a thickening energy wall that electrons have to cross.
한편, 반도체 기판과 터널 산화막 계면의 뉴트럴 트랩 센터는 셀의 채널에 전류가 흘러갈 때 전자의 속도를 떨어뜨리기 때문에 셀의 GM을 저하시킨다. 그런데 실제로 셀의 상태를 읽어서 판단할 때 셀에 전류가 얼마나 흘러가느냐에 따라 셀의 상태를 판단하므로 셀의 GM이 낮아지면 셀의 문턱 전압이 올라간 것과 같은 효과를 준다. 결과적으로 사이클링 후의 셀의 프로그램 및 소거 문턱 전압은 도 3에 도시된 바와 같이 점점 증가하게 된다.On the other hand, the neutral trap center at the interface between the semiconductor substrate and the tunnel oxide film lowers the speed of electrons when current flows through the channel of the cell, thereby lowering the GM of the cell. However, when actually reading the state of the cell, the state of the cell is determined by how much current flows in the cell. Therefore, when the GM of the cell is lowered, the threshold voltage of the cell is increased. As a result, the program and erase threshold voltages of the cell after cycling gradually increase as shown in FIG. 3.
사이클링에 의해 프로그램된 셀의 문턱 전압이 점점 증가하여 도 4와 같이 읽기(read) 동작시 선택되지 않은 워드라인에 인가되는 전압(보통 4.5∼5V)에 근접하게 되면 셀 전류가 충분히 흐르지 않게 되어 스트링내의 셀이 소거 상태이더라도 프로그램 상태로 잘못 인식된다. 이러한 불량을 오버 프로그램 페일이라 한다.When the threshold voltage of a cell programmed by cycling gradually increases and approaches a voltage applied to an unselected word line (usually 4.5-5V) during a read operation as shown in FIG. 4, the cell current does not flow sufficiently. Even if a cell in an erased state is incorrectly recognized as a program state. This failure is called over program failing.
사이클링 문턱 전압 천이에 의한 오버 프로그램 페일의 근본적인 개선을 위해서는 터널 산화막의 질을 개선시켜야 하지만 이런 열화 과정은 어쩔 수 없는 특성이므로 개선에 한계가 있다.In order to fundamentally improve the over program fail due to the cycling threshold voltage transition, the quality of the tunnel oxide layer needs to be improved. However, this deterioration process is inevitable and thus there is a limit to the improvement.
본 발명의 목적은 오버 프로그램 페일을 감소시킬 수 있는 플래쉬 메모리 소자 및 그 구동 방법을 제공하는데 있다.An object of the present invention is to provide a flash memory device capable of reducing over program fail and a driving method thereof.
본 발명의 다른 목적은 NAND형 플래쉬 메모리 소자의 셀 블럭을 사용 빈도가 높은 블럭들과 사용 빈도가 낮은 블럭들로 구분하여 그룹핑하고, ISPP 시작 바이어슬 다르게 인가함으로써 오버 프로그램 페일을 감소시킬 수 있는 플래쉬 메모리 소자 및 그 구동 방법을 제공하는데 있다.Another object of the present invention is to classify a cell block of a NAND type flash memory device into high-use blocks and low-use blocks, and to reduce over-program failing by applying an ISPP start bias differently. A memory device and a driving method thereof are provided.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 블럭 어드레스에 따라 사용 빈도가 높은 그룹과 사용 빈도가 낮은 그룹으로 그룹핑된 다수의 메모리 셀 블럭; 프로그램시 프로그램 전압을 생성하기 위한 고전압 발생기; 상기 블럭 어드레스를 특정 어드레스와 비교하여 그 결과에 따라 제 1 및 제 2 제어 신호를 출력하기 위한 어드레스 비교기; 상기 제 1 및 제 2 제어 신호에 따라 상기 고전압 발생기로부터 생성된 프로그램 전압을 조절하기 위한 고전압 제어기; 및 상기 고전압 제어기를 통해 조절된 전압을 상기 선택된 블럭 그룹의 선택된 셀에 인가하기 위한 로우 디코더를 포함한다.A flash memory device according to an embodiment of the present invention may include a plurality of memory cell blocks grouped into a high frequency group and a low frequency group according to a block address; A high voltage generator for generating a program voltage during programming; An address comparator for comparing the block address with a specific address and outputting first and second control signals according to the result; A high voltage controller for adjusting a program voltage generated from the high voltage generator in accordance with the first and second control signals; And a row decoder for applying a voltage adjusted through the high voltage controller to a selected cell of the selected block group.
상기 어드레스 비교기는 상기 블럭 어드레스가 상기 특정 어드레스보다 낮은지를 판단한다. The address comparator determines whether the block address is lower than the specific address.
또한, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 구동 방법은 다수의 메모리 셀 블럭을 블럭 어드레스에 따라 사용 빈도가 높은 그룹과 사용 빈도가 낮은 그룹으로 그룹핑하는 단계; 상기 블럭 어드레스를 특정 어드레스와 비교하여 그 결과에 따라 프로그램 전압을 조절하는 단계; 및 상기 조절된 프로그램 전압을 상기 선택된 블럭 그룹의 선택된 셀에 인가하는 단계를 포함하며, 상기 사용 빈도가 높은 블럭의 프로그램 시작 전압을 상기 사용 빈도가 낮은 블럭보다 더 낮게 하여 프로그램을 실시한다.In addition, the method of driving a flash memory device according to an embodiment of the present invention comprises the steps of: grouping a plurality of memory cell blocks into a high frequency group and a low frequency group according to the block address; Comparing the block address with a specific address and adjusting a program voltage according to the result; And applying the adjusted program voltage to a selected cell of the selected block group, wherein the program start voltage of the high frequency block is lower than that of the low frequency block.
상기 프로그램 전압은 ISPP 방식으로 인가된다.The program voltage is applied in an ISPP manner.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구성도로서, 사용 빈도가 높은 블럭들과 사용 빈도가 낮은 블럭들을 블럭 어드레스에 따라 그룹핑하여 각각 다른 프로그램 바이어스가 인가되도록 한 NAND형 플래쉬 메모리 소자의 구성도이다.5 is a configuration diagram of a NAND-type flash memory device according to an embodiment of the present invention, in which NAND-type blocks are used so that different program biases are applied by grouping blocks with high use frequency and blocks with low use frequency according to a block address. It is a block diagram of a flash memory element.
도 5를 참조하면, 메모리 셀 어레이를 구성하는 다수의 블럭(BLK0 내지 BLKn)이 블럭 어드레스의 순서에 따라 다수의 그룹, 예컨데 제 1 및 제 2 블럭 그룹(210 및 220)으로 그룹핑된다. 고전압 발생기(230)는 프로그램시 셀에 인가할 고전압(Vpp)을 생성한다. 고전압 발생기(230)에서 생성된 고전압(Vpp)은 고전압 제어기(240)에 의해 블럭 어드레스에 따라 조절되어 로우 디코더(250)에 인가되고, 로우 디코더(250)를 통해 선택된 메모리 셀에 인가된다. 한편, 어드레스 비교기(260)는 블럭 어드레스가 특정 어드레스보다 낮은지 판단하여 제 1 및 제 2 제어 신호(EN1 및 EN2)를 생성하고 고전압 제어기(240)에 인가함으로써 블럭에 따라 다른 전압이 로우 디코더(250)를 통해 선택된 블럭의 선택된 셀에 인가될 수 있도록 한다.Referring to FIG. 5, a plurality of blocks BLK0 to BLKn constituting a memory cell array are grouped into a plurality of groups, for example, first and
일반적으로 NAND형 플래쉬 메모리 소자는 블럭 어드레스의 순서에 따라 순차적으로 프로그램을 실시하므로 낮은 블럭 어드레스를 가진 블럭은 사이클링에 의한 문턱 전압 천이 및 오버 프로그램 페일 가능성이 높게 된다. 따라서, 사용 빈도가 높은 블럭의 ISPP 시작 바이어스를 사용 빈도가 낮은 블럭보다 더 낮게 하여 프로그램을 실시하면 오버 프로그램 페일 가능성을 줄일 수 있다. 즉, 도 6(a)에 도시된 바와 같이 블럭 어드레스가 낮은 일부 블럭은 16V부터 전압을 높여가며 ISPP 프로그램을 실시하고, 도 6(b)에 도시된 바와 같이 블럭 어드레가 높은 일부 블럭은 16.5V부터 ISPP 프로그램을 실시하면 된다. 이때 블럭 어드레스의 경계(k)는 실제 유저의 사용 환경을 고려하여 설정한다. 예를들어 MP3에 사용된 1G 메모리의 경우 1/4 블럭에 해당하는 256 블럭을 경계로 설정할 수 있다.In general, since NAND type flash memory devices program sequentially according to the order of block addresses, a block having a low block address has a high possibility of threshold voltage transition and over program fail due to cycling. Therefore, if the program is executed by making the ISPP start bias of the high frequency block lower than the low frequency block, the possibility of over program failing can be reduced. That is, as shown in FIG. 6 (a), some blocks having a low block address perform an ISPP program with increasing voltage from 16V, and some blocks having a high block address are 16.5V as shown in FIG. 6 (b). You can start the ISPP program. At this time, the boundary k of the block address is set in consideration of the use environment of the actual user. For example, in the case of 1G memory used for MP3, 256 blocks corresponding to 1/4 blocks can be set as boundaries.
상술한 바와 같이 본 발명에 의하면 블럭 어드레스에 따라 사용 빈도가 높은 블럭들과 사용 빈도가 낮은 블럭들을 다수의 블럭 그룹으로 그룹핑하고, 사용 빈도가 높은 블럭 그룹과 사용 빈도가 낮은 블럭 그룹의 프로그램시 ISPP 시작 바이어스를 다르게 인가함으로써 사용 빈도가 높은 블럭의 사이클링에 의한 오버 프로그램 페일을 줄일 있으며, 상대적으로 사용 빈도가 낮고 사이클링 열화가 일어나기 어려운 블럭은 프로그램 속도를 높일 수 있다. 이에 따라 블럭 어드레스가 낮은 일부 블럭을 제외한 나머지 블럭에 대하여 ISPP 시작 바이어스를 높게 가져갈 수 있으므로 프로그램 속도를 향상시킬 수 있고, 터널 산화막의 고유한 막질 향상없이도 셀의 사이클링 불량이 개선되므로 소자의 신뢰성을 향상시킬 수 있으며, 오버 프로그램 불량이 개선되므로 프로브 테스트 수율이 향상된다. As described above, according to the present invention, ISPP is used to group high-frequency blocks and low-frequency blocks into a plurality of block groups according to a block address. By applying different starting biases, over-program fail due to cycling of frequently used blocks can be reduced, and blocks with relatively low use frequency and hard to deteriorate cycling can increase program speed. As a result, the ISPP start bias can be high for the remaining blocks except for some blocks having a low block address, thereby improving the program speed and improving the reliability of the device because the cycling failure of the cell is improved without the inherent quality of the tunnel oxide. Probe test yield is improved because over program failure is improved.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130095559A (en) * | 2012-02-20 | 2013-08-28 | 에스케이하이닉스 주식회사 | Semiconductor memory apparatus, block decoder and decoding method therefor |
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Legal Events
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E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 4 |
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LAPS | Lapse due to unpaid annual fee |