KR20070098330A - Method for manufacturing flash memory device - Google Patents

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KR20070098330A
KR20070098330A KR1020060029848A KR20060029848A KR20070098330A KR 20070098330 A KR20070098330 A KR 20070098330A KR 1020060029848 A KR1020060029848 A KR 1020060029848A KR 20060029848 A KR20060029848 A KR 20060029848A KR 20070098330 A KR20070098330 A KR 20070098330A
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flash memory
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이창진
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주식회사 하이닉스반도체
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Abstract

A method for manufacturing a flash memory device is provided to improve the property of the flash memory device by preventing a hump phenomenon in an HVN(High Voltage NMOS) Tr(Transistor) area. A method for manufacturing a flash memory device includes the steps of: forming a gate structure on the upper part of each area of a semiconductor substrate(21) composed of a high voltage transistor area and an area except the high voltage transistor area; forming a spacer on the side wall of the gate structure; forming a buffer oxide film(30) on the whole surface including the gate structure; forming an open prevention pattern(31a) only on the upper part of the buffer oxide film(30) of the high voltage transistor area; forming a polishing stop layer on the whole surface including the open prevention pattern(31a); forming an interlayer insulation layer(35) on the upper part of the polishing stop layer; and planarizing the interlayer insulation layer(35).

Description

플래시메모리소자의 제조 방법{METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}Manufacturing method of flash memory device {METHOD FOR MANUFACTURING FLASH MEMORY DEVICE}

도 1은 종래기술에 따른 플래시메모리소자의 제조 방법을 간략히 도시한 도면,1 is a view briefly showing a method of manufacturing a flash memory device according to the prior art;

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : HV 게이트산화막21 semiconductor substrate 22 HV gate oxide film

23 : 터널산화막 24 : 제1폴리실리콘막23 tunnel oxide film 24 polysilicon film

25 : ONO막 26 : 제2폴리실리콘막25: ONO film 26: second polysilicon film

27 : 텅스텐실리사이드막 28 : 하드마스크질화막27 tungsten silicide film 28 hard mask nitride film

29 : 스페이서절연막 30 : 버퍼산화막29 spacer insulating film 30 buffer oxide film

31a : 오픈방지패턴 32 : 캡핑산화막31a: open prevention pattern 32: capping oxide film

34 : SAC 질화막 35 : 층간절연막34: SAC nitride film 35: interlayer insulating film

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 험프 개선을 위한 플래시메모리소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory device for improving the hump.

플래시메모리소자의 집적도 증가에 따른 게이트라인(워드라인) 형성후 후속의 소스 및 드레인콘택을 형성함에 있어서 정확한 패터닝을 위해 게이트라인 상부의 평탄화가 요구되며, 이를 위해 CMP 공정을 진행하고 있다.In forming subsequent source and drain contacts after forming a gate line (word line) due to an increase in the integration degree of a flash memory device, planarization of the upper gate line is required for accurate patterning, and a CMP process is being performed.

도 1은 종래기술에 따른 플래시메모리소자의 제조 방법을 간략히 도시한 도면이다.1 is a view briefly illustrating a method of manufacturing a flash memory device according to the prior art.

도 1을 참조하면, HVN Tr 영역과 HVN Tr 이외 영역이 정의된 반도체기판(11) 상부에 HV 게이트산화막(12)과 터널산화막(13)을 형성한다. 여기서, HVN Tr(High Voltage NMOS Tr) 영역은 고전압 NMOS가 형성되는 영역이며, HVN Tr 이외 영역은 셀영역, LVN(Low Voltage NNMOS) 영역 및 LVP(Low Voltage PMOS) 영역을 일컫는다.Referring to FIG. 1, an HV gate oxide film 12 and a tunnel oxide film 13 are formed on a semiconductor substrate 11 on which an HVN Tr region and a region other than HVN Tr are defined. Here, the HVN Tr (High Voltage NMOS Tr) region is a region where a high voltage NMOS is formed, and the regions other than the HVN Tr refer to a cell region, a low voltage NNMOS (LVN) region, and a low voltage PMOS (LVP) region.

이어서, HV 게이트산화막(12) 및 터널산화막(13) 상부에 제1폴리실리콘막(14a), ONO막(14b), 제2폴리실리콘막(14c), 텅스텐실리사이드막(14d) 및 하드마스크질화막(14e)의 순서로 적층한 후에 게이트패터닝을 진행한다. 이러한 게이트패터닝을 통해 게이트구조가 완성된다.Subsequently, the first polysilicon film 14a, the ONO film 14b, the second polysilicon film 14c, the tungsten silicide film 14d, and the hard mask nitride film are disposed on the HV gate oxide film 12 and the tunnel oxide film 13. After patterning in the order of (14e), gate patterning is performed. Through the gate patterning, the gate structure is completed.

이어서, 게이트구조를 포함한 전면에 스페이서절연막(15)을 증착한 후 스페이서식각을 진행한다.Subsequently, the spacer insulation layer 15 is deposited on the entire surface including the gate structure, and then spacer etching is performed.

이어서, 전면에 연마정지층으로 사용되는 SAC 질화막(16)을 증착한 후, 전면에 층간절연막(17)을 증착한다.Subsequently, the SAC nitride film 16 used as the polishing stop layer is deposited on the entire surface, and then the interlayer insulating film 17 is deposited on the entire surface.

이어서, CMP 공정을 진행한다.Subsequently, a CMP process is performed.

상술한 종래기술은 게이트구조 상부의 평탄화를 위해 CMP 공정을 진행하고 있다.The prior art described above is performing a CMP process to planarize the gate structure.

그러나, 종래기술은 CMP 공정 자체의 균일도에 의해 CMP 연마정지층으로 사용하고 있는 SAC 질화막(16)이 과도연마되는 영역이 존재하게 되어 이러한 영역에서는 후속열공정시 층간절연막에 다량 함유되어 있는 습기(및 수소) 침투에 의해 NMOS 트랜지스터(특히 HVN 영역)에서의 험프(Hump) 현상을 유발하고 있으며, EDF(Erase Disturb Fail)로 연결되어 개선이 요구되는 바이다. 이러한 험프현상은 HVN(High Voltage NMOS) 영역에서는 발생하지만, 나머지 셀영역, LVN(Low Voltage NNMOS) 영역 및 LVP(Low Voltage PMOS) 영역에서는 발생하지 않는다. 즉, CMP 공정시 상대적으로 밀도가 높은 HVN Tr 이외 영역에서는 과도연마가 발생하지 않지만, 밀도가 낮은 HVN Tr 영역에서는 과도연마가 발생하여 SAC 질화막(16)이 존재하지 않게 된다.However, in the prior art, due to the uniformity of the CMP process itself, there is an area where the SAC nitride film 16 used as the CMP polishing stop layer is excessively polished, so that the moisture (and The penetration of hydrogen causes a hum in the NMOS transistor (especially in the HVN region), which is connected to EDF (Erase Disturb Fail) and needs improvement. The hump phenomenon occurs in the high voltage NMOS (HVN) region, but does not occur in the remaining cell region, the low voltage NNMOS (LVN) region, and the low voltage PMOS (LVP) region. That is, in the CMP process, the overpolishing does not occur in the region other than the relatively high density HVN Tr, but the overpolishing occurs in the low HVN Tr region so that the SAC nitride film 16 does not exist.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, CMP 공정의 과도연마에 의해 오픈되는 영역의 트랜지스터에서 험프 현상이 발생되는 것을 근본적으로 방지할 수 있는 플래시메모리소자의 제조 방법을 제공하는데 그 목 적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method of manufacturing a flash memory device which can fundamentally prevent the occurrence of a hump phenomenon in a transistor in an open region by overpolishing of a CMP process. I do that.

상기 목적을 달성하기 위한 본 발명의 플래시메모리소자의 제조 방법은 고전압트랜지스터영역과 고전압트랜지스터 이외 영역이 정의된 반도체기판의 각 영역 상부에 게이트구조를 형성하는 단계, 상기 게이트구조의 측벽에 스페이서를 형성하는 단계, 상기 게이트구조를 포함한 전면에 버퍼산화막을 형성하는 단계, 상기 고전압트랜지스터영역의 버퍼산화막 상부에만 오픈방지패턴을 형성하는 단계, 상기 오픈방지패턴을 포함한 전면에 연마정지층을 형성하는 단계, 상기 연마정지층 상부에 층간절연막을 형성하는 단계, 및 상기 층간절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하고, 상기 오픈방지패턴을 형성하는 단계는 상기 버퍼산화막 상에 질화막을 형성하는 단계, 상기 질화막 상에 캡핑산화막을 형성하는 단계, 상기 캡핑산화막 상에 상기 고전압트랜지스터영역 상부를 덮는 블록킹마스크를 형성하는 단계, 상기 블록킹마스크를 식각마스크로 하여 상기 캡핑산화막을 식각하는 단계, 상기 블록킹마스크를 제거하는 단계, 상기 남아있는 캡핑산화막을 식각배리어로 하여 상기 질화막을 식각하여 상기 오픈방지패턴을 형성하는 단계, 및 상기 남아있는 캡핑산화막을 모두 제거하는 단계를 포함하는 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a flash memory device. Forming a buffer oxide layer on the entire surface including the gate structure; forming an open prevention pattern only on the buffer oxide layer of the high voltage transistor region; forming a polishing stop layer on the entire surface including the open protection pattern; Forming an interlayer insulating film on the polishing stop layer, and planarizing the interlayer insulating film, wherein forming the open blocking pattern comprises: forming a nitride film on the buffer oxide film; Forming a capping oxide film on the nitride film, the capping oxide film Forming a blocking mask covering an upper portion of the high voltage transistor region, etching the capping oxide layer using the blocking mask as an etch mask, removing the blocking mask, and removing the remaining capping oxide layer as an etch barrier And etching the nitride film to form the open prevention pattern, and removing all remaining capping oxide films.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시메모리소자의 제조 방법을 도시한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, HVN Tr 영역(고전압트랜지스터영역)과 HVN Tr 이외 영역이 정의된 반도체기판(21) 상부에 HV 게이트산화막(22)과 터널산화막(23)을 형성한다. 여기서, HVN Tr(High Voltage NMOS Tr) 영역은 고전압 NMOS가 형성되는 영역이며, HVN Tr 이외 영역은 셀영역, LVN(Low Voltage NNMOS) 영역 및 LVP(Low Voltage PMOS) 영역을 일컫는다. 그리고, HV 게이트산화막(22)은 HVN Tr 영역에서 두껍게 형성되고, 터널산화막(23)은 HVN Tr 이외 영역에서 HV 게이트산화막(22)보다 얇게 형성된다.As shown in FIG. 2A, an HV gate oxide film 22 and a tunnel oxide film 23 are formed on the semiconductor substrate 21 on which an HVN Tr region (high voltage transistor region) and a region other than HVN Tr are defined. Here, the HVN Tr (High Voltage NMOS Tr) region is a region where a high voltage NMOS is formed, and the regions other than the HVN Tr refer to a cell region, a low voltage NNMOS (LVN) region, and a low voltage PMOS (LVP) region. The HV gate oxide film 22 is formed thicker in the HVN Tr region, and the tunnel oxide film 23 is formed thinner than the HV gate oxide film 22 in the region other than the HVN Tr.

이어서, HV 게이트산화막(22) 및 터널산화막(23) 상부에 제1폴리실리콘막(24), ONO막(25), 제2폴리실리콘막(26), 텅스텐실리사이드막(27) 및 하드마스크질화막(28)의 순서로 적층한 후에 게이트패터닝을 진행한다. 이러한 게이트패터닝을 통해 게이트구조가 완성된다.Subsequently, the first polysilicon film 24, the ONO film 25, the second polysilicon film 26, the tungsten silicide film 27, and the hard mask nitride film are disposed on the HV gate oxide film 22 and the tunnel oxide film 23. After lamination in the order of (28), gate patterning is performed. Through the gate patterning, the gate structure is completed.

이어서, 게이트구조를 포함한 전면에 스페이서절연막(29)을 증착한 후 스페이서식각을 진행한다. 이때, HVN Tr 이외 영역에서는 게이트구조가 HVN Tr 영역에 비해 더 조밀하게 형성되므로, 스페이서식각후에 HVN Tr 이외 영역에서는 게이트구조 사이에 스페이서절연막이 잔류할 수 있다. 그리고, 스페이서절연막(29)은 산화막으로 형성한다.Subsequently, after the spacer insulating layer 29 is deposited on the entire surface including the gate structure, spacer etching is performed. In this case, since the gate structure is formed more densely than the HVN Tr region in the region other than the HVN Tr, the spacer insulating layer may remain between the gate structures in the region other than the HVN Tr after the spacer etching. The spacer insulating film 29 is formed of an oxide film.

도 2b에 도시된 바와 같이, 스페이서식각이 진행된 전체 구조물 상부에 버퍼 산화막(30)을 증착한다. 이때, 버퍼산화막(30)은 후속 SAC 질화막 증착시 게이트구조의 코너에 스트레스가 집중되는 것을 방지하기 위한 것으로서, 'SAC 버퍼산화막'이라고도 한다.As shown in FIG. 2B, a buffer oxide layer 30 is deposited on the entire structure where the spacer etching is performed. In this case, the buffer oxide film 30 is to prevent stress from being concentrated at the corner of the gate structure during subsequent SAC nitride film deposition, and is also referred to as a 'SAC buffer oxide film'.

이어서, 버퍼산화막(30) 상에 질화막(31)을 증착하는데, 질화막(31)은 후속 CMP 공정시 연마정지층으로 사용하면서 과도연마시에 HVN Tr 영역의 상부가 오픈되는 것을 방지하기 위한 오픈방지패턴으로 사용하기 위한 것이다.Subsequently, a nitride film 31 is deposited on the buffer oxide film 30. The nitride film 31 is used as a polishing stop layer in a subsequent CMP process and prevents opening of the upper portion of the HVN Tr region during overpolishing during overpolishing. It is intended to be used as a pattern.

이어서, 질화막(31) 상에 캡핑산화막(Capping oxide, 32)을 증착한다.Subsequently, a capping oxide layer 32 is deposited on the nitride layer 31.

도 2c에 도시된 바와 같이, 캡핑산화막(32) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 HVN Tr 영역을 덮는 SAC 블록킹마스크(33)를 형성한다. 이때, SAC 블록킹마스크(33)에 의해 HVN Tr 이외 영역은 모두 오픈된다.As shown in FIG. 2C, a photosensitive film is coated on the capping oxide layer 32 and patterned by exposure and development to form a SAC blocking mask 33 covering the HVN Tr region. At this time, all areas other than HVN Tr are opened by the SAC blocking mask 33.

도 2d에 도시된 바와 같이, 습식방식으로 HVN Tr 영역을 제외한 지역의 캡핑산화막(32)을 제거한 후, SAC 블록킹마스크(33)도 함께 제거한다. 이때, 캡핑산화막(32)의 제거는 불산(HF)을 포함하는 용액을 이용하며, 캡핑산화막(32) 제거시에 질화막(31)이 식각배리어 역할을 하여 하부의 게이트구조가 어택받는 것을 방지한다.As shown in FIG. 2D, after the capping oxide layer 32 except for the HVN Tr region is removed by a wet method, the SAC blocking mask 33 is also removed. In this case, the capping oxide layer 32 is removed using a solution containing hydrofluoric acid (HF), and the nitride layer 31 serves as an etching barrier when the capping oxide layer 32 is removed to prevent the lower gate structure from being attacked. .

따라서, 캡핑산화막(32)은 HVN Tr 영역 상부에만 잔류하므로, 이하 도면부호 '32a'라고 한다.Therefore, since the capping oxide film 32 remains only on the HVN Tr region, the capping oxide film 32 is referred to hereinafter as '32a'.

도 2e에 도시된 바와 같이, 남아있는 캡핑산화막(32a)을 식각배리어로 하여 질화막(31)을 습식방식으로 제거한다. 이때, 질화막(31)의 습식식각은 인산(H3PO4) 용액을 이용하며, 인산 용액에 의해서는 산화막 물질이 식각되지 않는다. 즉, 질화막(31) 아래의 버퍼산화막(30)이 식각배리어 역할을 하여 하부의 게이트구조가 어택받는 것을 방지한다.As shown in FIG. 2E, the nitride film 31 is removed in a wet manner using the remaining capping oxide film 32a as an etching barrier. In this case, the wet etching of the nitride film 31 uses a phosphoric acid (H 3 PO 4 ) solution, the oxide film material is not etched by the phosphoric acid solution. That is, the buffer oxide film 30 under the nitride film 31 serves as an etching barrier to prevent the lower gate structure from being attacked.

특히, 질화막(31)을 습식방식으로 제거하면, 건식방식으로 제거하는 경우에 유발될 수 있는 어택을 방지할 수 있다.In particular, by removing the nitride film 31 in a wet manner, it is possible to prevent an attack that may be caused when the nitride film 31 is removed in a dry manner.

상기 질화막(31)의 습식식각후에 HVN Tr 영역 상부에만 질화막패턴이 잔류하며, 이와 같이 잔류하는 질화막패턴을 이하 '오픈방지패턴(31a)'이라 한다.After the wet etching of the nitride film 31, the nitride film pattern remains only in the upper portion of the HVN Tr region. The nitride film pattern thus remaining is referred to as an 'open prevention pattern 31a'.

도 2f에 도시된 바와 같이, 남아있는 캡핑산화막(32a)을 제거한다. 이때, 캡핑산화막(32a)의 제거는 건식식각을 이용하여 버퍼산화막(30)의 손실을 최소화한다.As shown in Fig. 2F, the remaining capping oxide film 32a is removed. At this time, the removal of the capping oxide layer 32a minimizes the loss of the buffer oxide layer 30 by using dry etching.

이어서, 전면에 SAC 질화막(34)을 증착한다. 이때, SAC 질화막(34)은 HVN Tr 영역과 HVN Tr 이외 영역의 모든 상부에 증착되는 것으로, 종래기술과 동일하게 얇은 두께로 형성한다. 한편, SAC 질화막(34)을 두껍게 증착하면 질화막이 갖고 있는 스트레스로 인해 HVN Tr 이외 영역의 터널산화막 특성이 열화된다. 즉, 본 발명은 SAC 질화막을 종래기술과 같이 얇은 두께로 증착해도 되므로 터널산화막 특성의 열화를 방지할 수 있다. 비록 질화막 물질인 오픈방지패턴과 SAC 질화막에 의해 HVN Tr 영역 상부에서는 질화막이 매우 두껍지만, 두꺼운 질화막에 의해서는 HV 게이트산화막이 열화되지 않는다.Subsequently, a SAC nitride film 34 is deposited on the entire surface. In this case, the SAC nitride film 34 is deposited on all the upper portions of the HVN Tr region and the region other than the HVN Tr, and is formed to have a thin thickness as in the prior art. On the other hand, when the SAC nitride film 34 is thickly deposited, the tunnel oxide film characteristics in the region other than HVN Tr are deteriorated due to the stress of the nitride film. That is, according to the present invention, since the SAC nitride film may be deposited to a thin thickness as in the prior art, deterioration of the characteristics of the tunnel oxide film can be prevented. Although the nitride film is very thick in the upper portion of the HVN Tr region due to the nitride blocking material and the SAC nitride film, the HV gate oxide film is not degraded by the thick nitride film.

SAC 질화막(34) 증착후의 결과를 살펴보면, HVN Tr 영역의 게이트구조 상부에는 오픈방지패턴과 SAC 질화막의 이중층이 형성되고, HVN Tr 이외 영역 상부에는 SAC 질화막의 단층 구조가 형성된다.As a result of the deposition of the SAC nitride film 34, a double layer of an open blocking pattern and an SAC nitride film is formed on the gate structure of the HVN Tr region, and a single layer structure of the SAC nitride film is formed on the region other than the HVN Tr region.

후속 공정으로 도 2g에 도시된 바와 같이, 층간절연막(ILD, 35) 증착 및 CMP 공정을 진행하는데, CMP 공정시 SAC 질화막이 CMP 정지층으로 사용된다. 이때, HVN Tr 영역 상부에서는 SAC 질화막이 과도연마되더라도 게이트구조 상부에 오픈방지패턴(31a)이 잔류하고 있으므로 후속 열공정시에 습기(및 수소)가 게이트구조쪽으로 침투하는 것을 방지할 수 있다. 여기서, 오픈방지패턴(31a)이 SAC 질화막(34)과 동일하게 질화막이므로, CMP 공정시에 연마정지층 역할을 하여 SAC 질화막(34)이 과도연마되더라도 HVN Tr 영역 상부에서는 오픈방지패턴(31a)에서 연마가 정지된다.As a subsequent process, as shown in FIG. 2G, an interlayer insulating film (ILD) 35 is deposited and a CMP process is performed. In the CMP process, a SAC nitride film is used as the CMP stop layer. At this time, even if the SAC nitride film is over-polishing in the HVN Tr region, the open prevention pattern 31a remains on the gate structure, thereby preventing moisture (and hydrogen) from penetrating into the gate structure during the subsequent thermal process. Here, since the open blocking pattern 31a is a nitride film in the same manner as the SAC nitride film 34, the open blocking pattern 31a is formed on the HVN Tr region even if the SAC nitride film 34 is excessively polished as a polishing stop layer during the CMP process. Polishing stops at.

상술한 실시예에 따르면, 본 발명은 험프가 발생되는 HVN Tr 영역 상부에만 두 층의 질화막을 형성하므로써 후속의 CMP 공정에서 과도연마되더라도 HVN Tr 영역 상부가 오픈되는 현상을 근본적으로 방지한다.According to the embodiment described above, the present invention essentially prevents the phenomenon of opening the upper portion of the HVN Tr region even after over-polishing in the subsequent CMP process by forming two layers of nitride films only on the HVN Tr region where the hump is generated.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 플래시메모리소자 제조시 HVN Tr 영역에서의 험프 현상을 근본적으로 방지하여 플래시메모리소자의 특성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the characteristics of the flash memory device by essentially preventing the hump phenomenon in the HVN Tr region when manufacturing the flash memory device.

Claims (5)

고전압트랜지스터영역과 고전압트랜지스터 이외 영역이 정의된 반도체기판의 각 영역 상부에 게이트구조를 형성하는 단계;Forming a gate structure over each region of the semiconductor substrate in which a high voltage transistor region and a region other than the high voltage transistor are defined; 상기 게이트구조의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the gate structure; 상기 게이트구조를 포함한 전면에 버퍼산화막을 형성하는 단계;Forming a buffer oxide film on the entire surface including the gate structure; 상기 고전압트랜지스터영역의 버퍼산화막 상부에만 오픈방지패턴을 형성하는 단계;Forming an open prevention pattern only on the buffer oxide layer of the high voltage transistor region; 상기 오픈방지패턴을 포함한 전면에 연마정지층을 형성하는 단계;Forming a polishing stop layer on the entire surface including the open prevention pattern; 상기 연마정지층 상부에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the polishing stop layer; And 상기 층간절연막을 평탄화시키는 단계Planarizing the interlayer insulating film 를 포함하는 플래시메모리소자의 제조 방법.Method of manufacturing a flash memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 오픈방지패턴을 형성하는 단계는,Forming the open prevention pattern, 상기 버퍼산화막 상에 질화막을 형성하는 단계;Forming a nitride film on the buffer oxide film; 상기 질화막 상에 캡핑산화막을 형성하는 단계;Forming a capping oxide film on the nitride film; 상기 캡핑산화막 상에 상기 고전압트랜지스터영역 상부를 덮는 블록킹마스크를 형성하는 단계;Forming a blocking mask on the capping oxide layer to cover an upper portion of the high voltage transistor region; 상기 블록킹마스크를 식각마스크로 하여 상기 캡핑산화막을 식각하는 단계;Etching the capping oxide layer using the blocking mask as an etching mask; 상기 블록킹마스크를 제거하는 단계;Removing the blocking mask; 상기 남아있는 캡핑산화막을 식각배리어로 하여 상기 질화막을 식각하여 상기 오픈방지패턴을 형성하는 단계; 및Etching the nitride layer using the remaining capping oxide layer as an etching barrier to form the open blocking pattern; And 상기 남아있는 캡핑산화막을 모두 제거하는 단계Removing all of the remaining capping oxide film 를 포함하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.Method of manufacturing a flash memory device comprising a. 제2항에 있어서,The method of claim 2, 상기 블록킹마스크를 식각마스크로 하여 상기 캡핑산화막을 식각하는 단계와 상기 남아있는 캡핑산화막을 식각배리어로 하여 상기 질화막을 식각하여 상기 오픈방지패턴을 형성하는 단계는,Etching the capping oxide layer using the blocking mask as an etch mask and etching the nitride layer using the remaining capping oxide layer as an etch barrier to form the open blocking pattern, 습식방식으로 진행하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.A method of manufacturing a flash memory device, characterized in that it proceeds in a wet manner. 제3항에 있어서,The method of claim 3, 상기 캡핑산화막은 불산을 포함하는 용액으로 식각하고, 상기 질화막은 인산용액으로 식각하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.And the capping oxide film is etched with a solution containing hydrofluoric acid, and the nitride film is etched with a phosphate solution. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 연마정지층은, 질화막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조 방법.The polishing stop layer is formed of a nitride film.
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