KR20070096509A

KR20070096509A - 셀 테스트 기능을 갖는 액정 패널, 그를 구비한 액정 표시장치, 및 그 액정 패널의 제조 방법

Info

Publication number: KR20070096509A
Application number: KR1020060027130A
Authority: KR
Inventors: 유세종; 김승수; 김현진
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 2006-03-24
Filing date: 2006-03-24
Publication date: 2007-10-02
Also published as: KR100798520B1

Abstract

본 발명은 셀 테스트 기능을 갖는 정전기 방전 보호 회로를 포함하는 액정 표시 장치를 개시한다. 이 장치는, 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 화소 영역에 박막 트랜지스터(TFT)를 각각 형성하는 액티브 영역(A)과, 데이터 라인(DL) 및 게이트 라인(GL)에 각각 연결되어서, 정상 동작시 정전기 방전 경로를 제공하고, 셀 테스트시 테스트 데이터 신호(VDATA_TEST) 및 테스트 게이트 신호(VGATE_TEST)를 데이터 라인(DL) 및 게이트 라인(GL)으로 각각 전달하는 정전기 방전 보호 회로(10,20)를 포함한다.

Description

셀 테스트 기능을 갖는 액정 패널, 그를 구비한 액정 표시 장치, 및 그 액정 패널의 제조 방법{LIQUID CRYSTAL PANEL WITH FUNCTION OF CELL TEST, LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME, AND PRODUCTION METHOD OF THE SAME}

도 1a는 본 발명의 일 실시 예에 따른 액정 표시 장치에서 셀 테스트시 정전기 방전 보호 회로(10,20)의 동작을 설명하기 위한 회로도.

도 1b는 본 발명의 일 실시 예에 따른 액정 표시 장치에서 정상 동작시 정전기 방전 보호 회로(10,20)의 동작을 설명하기 위한 회로도.

도 2는 본 발명의 다른 실시 예에 따른 액정 표시 장치에서 셀 테스트시 정전기 방전 보호 회로(40,50)의 동작을 설명하기 위한 회로도.

도 3은 본 발명의 또 다른 실시 예에 따른 액정 표시 장치에서 셀 테스트시 정전기 방전 보호 회로(60,70)의 동작을 설명하기 위한 회로도.

본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는 셀 테스트 기능을 갖는 정전기 방전 보호 회로를 포함하는 액정 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 셀 공정이 완료된 이후 패널을 테스트하여 모 듈 조립, 예를 들어, 드라이브 IC 부착과 백 라이트 결합 등의 공정을 진행할 패널을 선별하는 과정을 거치게 된다. 그리고 나서, 드라이버 IC와 백라이트를 패널에 결합하는 조립 공정이 진행된다.

상기한 선별 과정을 보통 셀 테스트라 부르며, 셀 테스트 단계에서는 단순한 구동 신호를 이용하여 액정 패널의 점등 테스트를 수행함으로써, 흠집, 불량화소, 신호 배선의 단선 및 단락 등을 검출하게 된다.

이러한 셀 테스트 중 비정질 실리콘 박막 트랜지스터 패널(a-Si TFT Panel)을 테스트하는 방법은 각 신호 배선들과 대응되는 수의 테스트 패드들을 이용하여 테스트하는 방법이나, 각 신호 배선들을 동일 종류별로 서로 연결한 후 테스트 패드를 사용하여 셀 테스트를 진행한 뒤, 레이저를 이용하여 연결을 잘라내는 방법 등이 사용된다.

그러나, 각 신호 배선들과 대응되는 수의 테스트 패드들을 이용하여 테스트하는 방법은 테스트 패드들을 이용한 직접 접촉 방식이므로 테스트 장비 및 지그(jig)를 제작하는데 비용이 많이 드는 단점이 있다.

또한, 각 신호 배선들을 동일 종류별로 서로 연결하여 테스트하는 방법은 레이저 트리밍(trimming) 공정이 추가되므로 공정 진행 시간이 증가하는 단점이 있다.

한편, 다결정 실리콘 박막 트랜지스터 패널(p-Si TFT Panel)을 포함하는 액정 표시 장치에는 스위칭 박막 트랜지스터를 패널에 추가로 형성한 후, 이 스위칭 박막 트랜지스터를 제어하기 위한 신호 배선을 추가로 형성하여 테스트하는 방법이 사용된다.

이러한 방법은 비정질 실리콘 박막 트랜지스터 패널을 테스트하는 방법에 비해 테스트 장비 및 지그가 필요없고, 레이저 트리밍과 같은 추가 공정이 없는 장점이 있다.

하지만, 이 방법은 셀 테스트를 위한 스위칭 박막 트랜지스터를 패널에 추가로 형성해야 하므로 스위칭 박막 트랜지스터의 면적 확보에 어려움이 있는 문제점이 있다.

특히, 고해상도 패널 설계에 있어서, 스위칭 박막 트랜지스터의 추가 형성은 액정 패널의 레이아웃 측면에서 스위칭 박막 트랜지스터를 적절히 배치하기 어려운 문제점이 있다.

따라서, 본 발명의 목적은 셀 테스트 단계와 조립 공정에서 패널 내부에 형성되는 정전기 방전 보호 회로의 구조를 변경하여 셀 테스트시에 테스트 신호를 인가하기 위한 수단으로 사용함으로써, 추가적인 테스트 패드나 스위칭 박막 트랜지스터를 형성하지 않으면서 셀 테스트를 수행함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 액정 표시 장치는, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역; 상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로; 및 셀 공정 이후 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 연결 수단;을 구비함으로써, 상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호가 인가되고, 모듈 조립 공정 이후 해당 라인으로 유입되는 정전기를 방전함을 특징으로 한다.

상기 구성에서, 상기 연결 수단은 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함이 바람직하다.

상기 구성에서, 상기 정전기 보호 회로는, 상기 데이터 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 1 정전기 보호부; 및 상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 2 정전기 보호부;를 포함함이 바람직하다.

상기 구성에서, 상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 1 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 1 NMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 2 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 2 PMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 PMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 NMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 4 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 4 NMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 5 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 5 PMOS 트랜지스 터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 PMOS 트랜지스터로 구성됨이 바람직하다.

상기 구성에서, 상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 NMOS 트랜지스터로 구성됨이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 액정 표시 장치는, 액정 패널; 상기 액정 패널 내에 위치하며, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역; 상기 액정 패널 내에 위치하며, 상기 각 화소 영역에 게이트 신호를 인가하는 게이트 드라이버; 상기 데이터 라인에 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로; 및 셀 공정 이후 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 연결 수단;을 구비함으로써, 상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호가 인가되고, 모듈 조립 공정 이후 해당 라인으로 유입되는 정전기를 방전함을 특징으로 한다.

상기 구성에서, 상기 정전기 보호 회로는, 상기 데이터 라인에 연결되고, 상 기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 1 정전기 보호부; 및 상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 2 정전기 보호부;를 포함함이 바람직하다.

상기 구성에서, 상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 5 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 5 PMOS 트랜지스터로 구성됨이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시 예에 따른 액정 표시 장치는, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역; 및 상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로;를 구비하며, 상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호가 인가됨을 특징으로 한다.

상기 구성에서, 상기 정전기 보호 회로는, 상기 데이터 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 제 1 정전기 보호부; 및 상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 제 2 정전기 보호부;를 포함함이 바람직하다.

상기 구성에서, 상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 2 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 2 PMOS 트랜지스 터로 구성됨이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 액정 패널의 제조 방법은, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역마다 박막 트랜지스터와 화소 전극을 형성하는 제 1 단계; 상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로를 형성하는 제 2 단계; 및 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 제 3 단계;를 포함하며, 상기 제 2 단계 수행 이후 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호를 인가하여 셀 테스트를 수행함을 특징으로 한다.

상기 방법에서, 상기 제 3 단계는 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 액정 패널의 제조 방법은, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역과, 상기 각 화소 영역에 게이트 신호를 인가하는 게이트 드라이버를 포함하는 액정 패널을 형성하는 제 1 단계; 상기 데이터 라인에 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로를 형성하는 제 2 단계; 및 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 제 3 단계;를 포함하며, 상기 제 2 단계 수행 이후 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호를 인가하여 셀 테스트를 수행함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명은 실시 예로써 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 형태의 정전기 방전 보호 회로를 게이트 라인과 데이터 라인에 적용하며, NMOS 트랜지스터로 이루어진 정전기 방전 보호 회로와 PMOS 트랜지스터로 이루어진 정전기 방전 보호 회로 등에도 동일하게 적용할 수 있다.

그리고, 상기 정전기 방전 보호 회로는 셀 공정에서 트랜지스터의 게이트와 일단이 오픈된 구조로 제작되며, 정전기 방전 보호 회로의 오픈된 각 단자들이 셀 테스트 단계에 이용되고, 셀 테스트 단계 이후 모듈(Module) 조립 공정에서 오픈되었던 정전기 방전 보호 회로의 트랜지스터의 게이트와 일단은 공통으로 소정 전압이 인가되도록 연결된다.

본 발명의 일 실시 예로써 도 1a 및 도 1b의 회로가 개시되며, 일 실시 예는 패널 내부에 형성되는 정전기 방전 보호 회로는 셀 테스트 단계에서 테스트 신호를 인가하기 위한 수단으로 사용되고, 모듈 조립 공정 이후 정상 동작을 위한 정전기 방전 보호 수단으로 사용된다.

구체적으로, 도 1a 및 도 1b의 일 실시 예는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 화소 영역에 박막 트랜지스터(TFT)를 각각 형성하는 액티브 영역(A)과, 데이터 라인(DL) 및 게이트 라인(GL)에 각각 연결되어서, 정상 동작시 정전기 방전 경로를 제공하고, 셀 테스트시 테스트 데이터 신호(VDATA_TEST) 및 테스트 게이트 신호(VGATE_TEST)를 데이터 라인(DL) 및 게이트 라인(GL)으로 각각 전달하는 정전기 방전 보호 회로(10,20)를 포함한다. 여기에서 액티브 영역(A)과 정전기 방전 보호 회로(10,20)는 액정 패널 상에 구현된다.

이때, 도 1a 및 도 1b에 도시된 정전기 방전 보호 회로(10,20)는 각각 PMOS 트랜지스터(P1,P2)와 NMOS 트랜지스터(N1,N2)로 구성되며, 도 1a에서 액정 패널 상에서 정전기 방전 보호 회로(10,20)에 포함되는 NMOS 트랜지스터(N1,N2)의 게이트와 소오스는 오픈된 상태이며, 셀 테스트시 셀 테스트를 위한 신호들이 FPC 패드 또는 테스트 장치로부터 각 게이트와 소오스에 인가된다.

그리고, 셀 테스트 이후 모듈 조립 공정에서 도 1b와 같이 NMOS 트랜지스터(N1,N2)의 게이트와 소오스는 정상 동작시 정전기 방전 방지 역할을 하기 위하여 공통으로 접지(VSS)에 연결된다.

이와 같이, 본 발명의 일 실시 예는 제작 단계에 대응하여 정전기 방전 보호 회로(10,20)의 구조가 변경이 가능하여 셀 테스트용과 정전기 방전 방지용으로 사용하며, 이러한 구조 변경에 따른 동작을 상세히 살펴보면 아래와 같다.

우선, 도 1a의 액정 표시 장치는 셀 공정을 거친 상태이며, 정전기 방전 보호 회로(10,20)에 구비된 NMOS 트랜지스터(N1,N2)의 게이트와 소오스가 오픈된 구조를 갖는다.

즉, 도 1a의 실시 예는 NMOS 트랜지스터(N1,N2)의 오픈된 게이트와 소오스가 셀 테스트에 이용되고, 셀 테스트 단계를 수행하기 위하여 각 단자를 FPC(Flexible Printed Circuit) 필름(flim)과 연결하기 위해 FPC 패드(도시되지 않음)에 연결하는 라우팅 레이아웃을 실시한다.

그리고, 도 1a의 상태에서 액정 표시 장치는 FPC 패드를 통하여 NMOS 트랜지스터 구동 전압(VTHN)을 NMOS 트랜지스터(N1)의 게이트로 인가하고, 테스트 데이터 신호(VDATA_TEST)를 NMOS 트랜지스터(N1)의 소오스로 인가한다.

또한, 본 발명의 일 실시 예에 따른 액정 표시 장치는 FPC 패드를 통하여 NMOS 트랜지스터 구동 전압(VTHN)을 NMOS 트랜지스터(N2)의 게이트로 인가하고, 테스트 게이트 신호(VGATE_TEST)를 NMOS 트랜지스터(N2)의 소오스로 인가한다.

이때, NMOS 트랜지스터 구동 전압(VTHN)은 NMOS 트랜지스터(N1,N2)를 턴 온 상태로 만들어주기 위해 NMOS 트랜지스터(N1,N2)의 게이트로 인가되는 전압이다. 그리고, 테스트 데이터 신호(VDATA_TEST)와 테스트 게이트 신호(VGATE_TEST)는 셀 테스트를 위해 인가되는 신호로써, 교류 신호를 테스트 데이터 신호(VDATA_TEST)로 사용하고, 직류 신호를 테스트 게이트 신호(VGATE_TEST)로 사용한다.

이에 따라, NMOS 트랜지스터(N1,N2)가 NMOS 트랜지스터 구동 전압(VTHN)에 의해 턴 온되어서, NMOS 트랜지스터(N1,N2)의 소오스로 각각 인가된 테스트 데이터 신호(VDATA_TEST)와 테스트 게이트 신호(VGATE_TEST)가 도 1a에 표기된 화살표 방향, 즉, 데이터 라인(DL) 및 게이트 라인(GL)을 각각 지나 박막 트랜지스터(TFT)로 전달된다.

이와 같이, 본 발명의 일 실시 예에 따른 액정 표시 장치는 셀 테스트시 정전기 방전 보호 회로(10,20)에 구비된 NMOS 트랜지스터(N1,N2)의 오픈된 게이트와 소오스를 이용함으로써, NMOS 트랜지스터(N1,N2)가 셀 테스트 신호(VDATA_TEST,VGATE_TEST)를 인가하기 위한 스위치로 동작하게 한다.

따라서, 다수의 액정 표시 장치는 스위치로 동작하는 NMOS 트랜지스터(N1,N2)에 의해 셀 테스트를 수행하고, 셀 테스트 완료 후 모듈 조립 공정에서 다수의 액정 표시 장치 중 정상 패널을 가진 액정 표시 장치를 선별하여 드라이브 IC와 FPC를 부착한다.

이때, FPC를 부착하는 단계에서 NMOS 트랜지스터(N1,N2)의 게이트와 소오스가 접지(VSS)에 연결되므로, 정전기 방전 보호 회로(10,20)는 도 1b와 같이 정상적인 정전기 보호 동작을 수행한다.

이를 구체적으로 살펴보면, 도 1b에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 액정 표시 장치는 셀 테스트 완료 후 정상 동작을 위해 FPC(30)를 부착하는 단계에서 NMOS 트랜지스터(N1,N2)의 게이트와 소오스를 접지(VSS)에 연결한다. 여기서, NMOS 트랜지스터(N1,N2)의 게이트와 소오스는 0Ω의 저항(R1,R2) 등을 사용하여 연결할 수 있다.

따라서, 정전기 방전 보호 회로(10,20)는 정상 동작시 데이터 라인(DL) 또는 게이트 라인(GL)을 통하여 정전기가 유입될 때 정전기 방전 경로를 제공하는 정전기 보호 기능을 수행하게 된다.

즉, 데이터 라인(DL) 또는 게이트 라인(GL)을 통하여 정전기가 유입된 경우, 정전기 방전 보호 회로(10,20)는 다이오드로 동작하는 PMOS 트랜지스터(P1,P2)와 NMOS 트랜지스터(N1,N2)에 의해 전원(VDD) 또는 접지(VSS)로 정전기 방전 경로를 제공함으로써, 정전기에 의한 박막 트랜지스터(TFT)의 파괴를 방지하는 역할을 한다.

그리고, 본 발명의 일 실시 예에 따른 액정 표시 장치는 도 1b에 표기된 화살표 방향, 즉, 데이터 라인(DL) 및 게이트 라인(GL)을 통하여 데이터 신호(VDATA) 및 게이트 신호(VGATE)가 셀 트랜지스터(TFT)로 인가되어 정상적인 동작을 수행한다.

이와 같이, 본 발명의 일 실시 예에 따른 액정 표시 장치는 셀 테스트 단계에서 정전기 방전 보호 회로(10,20)에 구비된 NMOS 트랜지스터(N1,N2)의 오픈된 게이트와 소오스를 이용하고, NMOS 구동 전압(VTHN)을 게이트로 인가하여 NMOS 트랜지스터(N1,N2)를 턴 온시킨다. 그 후, NMOS 트랜지스터(N1,N2)는 테스트 데이터 신호(VDATA_TEST) 및 테스트 게이트 신호(VGATE_TEST)를 입력받아서 셀 트랜지스터(TFT)로 전달함으로써, 패널의 점등 테스트를 수행하게 한다.

그리고, 정전기 방전 보호 회로(10,20)는 셀 테스트 완료 후 모듈 조립 공정에서 NMOS 트랜지스터(N1,N2)의 게이트와 소오스가 FPC(30)로써 접지(VSS)에 연결되어 정상 동작시 정전기 보호 역할을 수행한다.

다른 실시 예로 도 2에 도시된 바와 같이, 정전기 방전 보호 회로(40,50)에 구비된 PMOS 트랜지스터(P3,P4)의 구조를 변경하여 사용할 수도 있다.

구체적으로, 도 2의 실시 예는 동작 전압을 제공하기 위하여 정전기 방전 보호 회로(40,50)의 게이트와 소오스가 오픈된다. 그리고, 셀 테스트 단계에서 PMOS 트랜지스터(P3,P4)는 PMOS 트랜지스터 구동 신호(VTHP)에 의해 턴 온되어서 테스트 데이터 신호(VDATA_TEST) 및 테스트 게이트 신호(VGATE_TEST)를 데이터 라인(DL) 및 게이트 라인(GL)으로 각각 전달한다.

그 후, PMOS 트랜지스터(P3,P4)는 셀 테스트 완료 후 모듈 조립 공정에서 FPC(도시되지 않음)에 의해 게이트와 소오스가 전원(VDD)에 연결된다. 따라서, 조립 공정 이후 NMOS 트랜지스터(N3,N4)와 PMOS 트랜지스터(P3,P4)는 정전기 보호 기능을 수행한다.

또 다른 실시 예로 도 3에 도시된 바와 같이, 게이트 드라이버(80)가 액정 패널 내부에 집적된 경우, 게이트 라인(GL)에 연결된 정전기 방전 보호 회로(70)의 각 트랜지스터의 게이트와 소오스는 클로즈(close)시키고, 데이터 라인(DL)에 연결된 정전기 방전 보호 회로(60)의 동작 전압을 제공하기 위한 트랜지스터의 게이트와 소오스가 오픈된다.

이때, 도 3의 실시 예에서는 PMOS 트랜지스터(P5)를 그대로 두고, NMOS 트랜지스터(N5)의 게이트와 소오스를 오픈한 것을 일 실시 예로 보여준다. 마찬가지로, NMOS 트랜지스터(N5)는 그대로 두고, PMOS 트랜지스터(P5)의 게이트와 소오스가 오픈되어도 동일한 동작을 수행하며, 이에 대한 설명은 반복을 피하기 위해 생략하기로 한다.

구체적으로, 정전기 방전 보호 회로(60)에 구비된 NMOS 트랜지스터(N5)는 셀 테스트시 게이트와 소오스가 오픈되어 각각 NMOS 트랜지스터 구동 신호(VTHN)와 테스트 데이터 신호(VDATA_TEST)를 입력받는다.

또한, 게이트 드라이버(80)는 게이트 드라이버(80)의 동작에 필요한 신호들 (INPUT1~INPUTn), 예를 들어, 동작 클럭 및 인에이블 신호 등을 입력받는다. 이때, 게이트 드라이버(80)는 각 게이트 라인들을 구동하기 위해 쉬프트 레지스터(도시되지 않음)를 포함한 다수의 스테이지로 구성되며, 게이트 드라이버(80)의 동작에 필요한 신호들(INPUT1~INPUTn) 중 어느 하나에 응답하여 게이트 라인들을 순차 구동한다.

그 후, NMOS 트랜지스터(N5)를 통해 인가된 테스트 데이터 신호(VDATA_TEST)와 게이트 드라이버(80)를 통해 인가된 게이트 신호(VGATE)는 도 3에 표기된 화살표 방향, 즉, 데이터 라인(DL)과 게이트 라인(GL)을 통해 박막 트랜지스터(TFT)로 인가되고, 이에 따라, 셀 테스트 동작이 수행된다.

그리고, 셀 테스트 완료 후 FPC(도시되지 않음)를 부착하는 모듈 조립 공정에서 NMOS 트랜지스터(N5)의 게이트와 소오스는 FPC로써 접지(VSS)에 연결된다. 따라서, 정전기 방전 보호 회로(60,70)에 각각 구비된 NMOS 트랜지스터(N5,N6)와 PMOS 트랜지스터(P5,P6)는 정상 동작시 다이오드로 동작하여 정전기 보호 기능을 수행한다.

이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 액정 표시 장치는 셀 테스트 동작시 각 데이터 라인과 게이트 라인에 연결된 정전기 방전 보호 회로의 트랜지스터의 오픈된 단자들을 이용하여 셀 테스트시 테스트 신호를 인가하기 위한 수단으로 사용하고, 조립 공정 이후 트랜지스터의 단자들이 클로즈됨으로써 정상 동작시 정전기 방전 보호 수단으로 사용한다.

따라서, 본 발명의 실시 예에 따른 액정 표시 장치는 셀 테스트를 위해 테스 트 패드 또는 트랜지스터형 스위치 소자를 추가할 필요가 없이, 액정 패널에 구비된 정전기 방전 보호 회로를 이용하여 셀 테스트를 수행함으로써, 추가 비용이 들지 않고 액정 패널의 공간을 낭비하지 않는 효과가 있다.

따라서, 본 발명에 의하면, 액정 패널에 구비된 정전기 방전 보호 회로를 이용하여 셀 테스트를 수행함으로써, 셀 테스트를 위해 테스트 패드 또는 트랜지스터형 스위치 소자를 추가하여 발생하는 비용 및 액정 패널의 공간 낭비를 줄일 수 있는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims

게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역;

상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로; 및

셀 공정 이후 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 연결 수단;을 구비함으로써,

상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호가 인가되고, 모듈 조립 공정 이후 해당 라인으로 유입되는 정전기를 방전함을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 연결 수단은 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 정전기 보호 회로는,

상기 데이터 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이 트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 1 정전기 보호부; 및

상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 2 정전기 보호부;를 포함함을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 1 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 1 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 2 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인 가받고 타단이 상기 데이터 라인과 연결되는 제 2 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 4 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 4 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 5 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 5 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
액정 패널;

상기 액정 패널 내에 위치하며, 게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역;

상기 액정 패널 내에 위치하며, 상기 각 화소 영역에 게이트 신호를 인가하는 게이트 드라이버;

상기 데이터 라인에 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로; 및

셀 공정 이후 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 연결 수단;을 구비함으로써,

상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호가 인가되고, 모듈 조립 공정 이후 해당 라인으로 유입되는 정전기를 방전함을 특징으로 하는 액정 표시 장치.
제 12 항에 있어서,

상기 연결 수단은 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함을 특징으로 하는 액정 표시 장치.
제 12 항에 있어서,

상기 정전기 보호 회로는,

상기 데이터 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 1 정전기 보호부; 및

상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하며, 상기 모듈 조립 공정 후 상기 연결 수단에 의하여 오픈된 상기 게이트와 일단에 공통으로 상기 소정 전압이 인가되게 연결되는 제 2 정전기 보호부;를 포함함을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 1 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 1 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 2 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 2 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 4 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 4 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 5 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 5 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
제 14 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 표시 장치.
게이트 라인과 데이터 라인에 의해 정의되는 화소 영역에 박막 트랜지스터를 각각 형성하는 액티브 영역; 및

상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로;를 구비하며,

상기 정전기 보호 회로는 셀 테스트 단계에서 상기 트랜지스터의 오픈된 게 이트와 일단으로 소정 테스트 신호가 인가됨을 특징으로 하는 액정 패널.
제 23 항에 있어서,

상기 정전기 보호 회로는,

상기 데이터 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 제 1 정전기 보호부; 및

상기 게이트 라인에 연결되고, 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 제 2 정전기 보호부;를 포함함을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 1 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 1 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 2 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 2 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 1 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 3 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 4 PMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 4 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 5 NMOS 트랜지스터와, 셀 테스트 단계에서 게이트와 일단이 공통으로 접지 전압을 인가받고 타단이 상기 데이터 라인과 연결되는 제 5 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 PMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
제 24 항에 있어서,

상기 제 2 정전기 보호부는 셀 테스트 단계에서 상기 소정 테스트 신호의 인가를 위하여 게이트와 일단이 오픈되고 타단이 상기 데이터 라인과 연결되는 제 6 NMOS 트랜지스터로 구성됨을 특징으로 하는 액정 패널.
게이트 라인과 데이터 라인에 의해 정의되는 화소 영역마다 박막 트랜지스터와 화소 전극을 형성하는 제 1 단계;

상기 데이터 라인 및 상기 게이트 라인 중 최소한 하나 이상에 독립적으로 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로를 형성하는 제 2 단계; 및

상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 제 3 단계;를 포함하며,

상기 제 2 단계 수행 이후 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호를 인가하여 셀 테스트를 수행함을 특징으로 하는 액정 패널의 제조 방법.
제 33 항에 있어서,

상기 제 3 단계는 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함을 특징으로 하는 액정 패널의 제조 방법.
게이트 라인과 데이터 라인에 의해 정의되는 화소 영역과, 상기 각 화소 영역에 게이트 신호를 인가하는 게이트 드라이버를 포함하는 액정 패널을 형성하는 제 1 단계;

상기 데이터 라인에 구성되며, 게이트와 일단이 오픈된 최소한 하나의 트랜지스터를 구비하는 정전기 보호 회로를 형성하는 제 2 단계; 및

상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결하는 제 3 단계;를 포함하며,

상기 제 2 단계 수행 이후 상기 트랜지스터의 오픈된 게이트와 일단으로 소정 테스트 신호를 인가하여 셀 테스트를 수행함을 특징으로 하는 액정 패널의 제조 방법.
제 35 항에 있어서,

상기 제 3 단계는 FPC을 이용하여 상기 트랜지스터의 게이트와 일단을 공통으로 소정 전압이 인가되게 연결함을 특징으로 하는 액정 패널의 제조 방법.