KR20070089500A

KR20070089500A - 반도체 장치의 리페어 퓨즈 불량 검출회로

Info

Publication number: KR20070089500A
Application number: KR1020060019624A
Authority: KR
Inventors: 신민수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-08-31

Abstract

본 발명은 리페어 과정시 레이저 빔에 의해 손상을 입은 퓨즈를 검출하기 위한 검출회로를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 퓨즈를 통해 흐르는 전류를 검출하여 제1 검출신호를 출력하는 제1 검출수단과, 제2 퓨즈를 통해 흐르는 전류를 검출하여 제2 검출신호를 출력하는 제2 검출수단과, 상기 제1 및 제2 검출신호를 비교하여 상기 제1 퓨즈의 손상 여부를 판단하는 비교수단을 구비하는 검출회로를 제공한다.

리페어(repair), 퓨즈(fuse), 레이저 빔(laser beam)

Description

반도체 장치의 리페어 퓨즈 불량 검출회로{A CIRCUIT FOR DETECTING DEFECT OF REPAIR FUSE IN SEMICONDUCTOR DEVICE}

도 1은 일반적인 퓨즈 세트(fuse set)를 도시한 평면도.

도 2는 종래기술에 따른 주소 퓨즈를 구비한 출력 드라이버를 도시한 회로도.

도 3은 도 2의 동작 파형도.

도 4는 본 발명의 실시예에 따른 주소 퓨즈의 리페어 불량 검출회로를 도시한 회로도.

도 5는 도 4의 동작 파형도,

* 도면의 주요 부분에 대한 부호의 설명

MP, MP1, MP2 : 풀-업 트랜지스터

MN, MN1, MN2 : 풀-다운 트랜지스터

LATCH, LATCH1, LATCH2 : 래치부

NAND : 부정 논리곱 게이트

본 발명은 반도체 장치의 설계 기술에 관한 것으로, 특히 리페어 퓨즈(repair fuse)의 고저항 불량을 검출하기 위한 리페어 퓨즈 불량 검출회로에 관한 것이다.

반도체 메모리 장치는 수많은 미세 메모리 셀과, 이를 구동시키기 위한 로직(logic) 소자로 이루어져 있는 바, 이를 제조하기 위해서는 많은 수의 공정 단계가 요구된다. 이와 같이 많은 수의 공정을 수행하는 과정에서 결함은 여러 가지 원인에 의해 필수불가결하게 발생될 수 밖에 없는 실정이며, 특히 메모리 셀의 결함은 메모리 장치의 신뢰성을 저하시키는 원인으로서, 결국 불량품으로 처리된다. 그러나, 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고, 메모리 장치 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리 방법이다.

따라서, 현재는 대부분의 반도체 메모리 장치 내에 정상 단위 셀 뿐만 아니라 예비용 단위 셀을 구현하고 있으며, 이렇게 구현된 예비용 단위 셀을 이용하여 정상 단위 셀 중 일부 셀에 결함이 발생된 경우 결함이 발생된 셀을 예비용 단위 셀로 대체시킴으로써 전체 메모리 장치의 신뢰성을 개선시켜 수율을 향상시키고 있다.

예비용 단위 셀을 이용한 리페어(repair) 공정-결함이 발생된 셀을 예비용 단위 셀로 대체시키는 공정-은 통상 일정 메모리 셀 어레이(memory cell array)마다 예비용 행(row) 신호선-데이터가 전송되는 금속배선-과 열(column) 신호선을 미리 설치해 두어 결함이 발생된 셀을 행/열 단위로 예비용 단위 셀로 치환하는 방식으로 이루어진다.

이를 자세히 살펴보면, 웨이퍼(wafer) 가공 완료 후 테스트(test)를 통해 결함 메모리 셀을 골라내면, 그에 해당하는 주소(address)를 예비용 셀의 주소로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 신호선에 해당하는 주소 신호가 입력되면 이 대신 예비 신호선으로 선택이 바뀌게 되는 것이다.

전술한 리페어 공정을 수행하기 위해 가장 널리 사용되는 방식이 레이저 빔(laser beam)을 이용하여 퓨즈(fuse)를 태워 끊어 버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨자라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스(fuse box)라 한다. 통상적으로, 퓨즈 라인 상부에는 일정한 두께의 절연막을 남겨 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어지는 공정에 완충 역할을 하도록 하고 있다.

도 1은 일반적인 퓨즈 세트(fuse set)를 도시한 평면도이다. 도 1에 도시된 바와 같이, 퓨즈 세트는 주소(A0~A4)에 대응하는 다수의 주소 퓨즈(A0~A9)(12)와, 선택된 퓨즈 세트를 인에이블(enable)시키기 위한 인에이블 퓨즈를 구비한다. 여기서, 도면부호 '10'은 퓨즈 가드링(fuse guardring)을 도시한 것이고, '11'는 더미퓨즈(dummy fuse)로서, 반도체 제조공정 특성상 퓨즈 가드링에 가까이 형성되는 퓨 즈는 제대로 신뢰성 있게 제조되기 힘들고, 또한 신뢰성 있게 리페어 공정을 진행하기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정해진 퓨즈이다. 즉, 퓨즈를 형성한 후 퓨즈 상단부의 산화막을 식각할 시 퓨즈 세트의 중앙부와 모서리 간의 산화막의 불균일성에 의해 레이저 빔을 이용한 리페어 공정시 신뢰성이 저하되기 때문에 실제로 리페어 공정시에는 사용되지 않고 더미 형태로 존재하는 퓨즈이다.

이하, 도 1에 도시된 주소 퓨즈(12)의 리페어 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다. 도 2는 출력 드라이버 회로도이고, 도 3은 동작 파형도이다.

도 2 및 도 3에 도시된 바와 같이, 주소 퓨즈(12)는 출력 드라이버를 구성하는 풀-업(pull-up) 트랜지스터(MP)와 풀-다운(pull-down) 트랜지스터(MN) 사이에 접속되어 있으며, 리페어 수행 여부에 따라 서로 다른 레벨(level)을 갖는 출력신호(OUT)를 제공한다.

먼저, 리페어 동작시 주소 퓨즈(12)가 레이저 빔에 절단되지 않는 경우 제1 제어신호(PRECHARGE)가 논리 로우(LOW, '0') 상태로 풀-업 트랜지스터(MP)의 게이트 단으로 입력되면, 풀-업 트랜지스터(MP)는 턴-온(turn-ON)되어 전원전압단으로부터 전원전압(VDD)이 출력단 즉, 노드(NODE1)로 전달되어 노드(NODE1)는 논리 하이(HIGH, '1') 상태가 된다. 이런 상태에서, 제2 제어신호(M)가 논리 하이 상태로 풀-다운 트랜지스터(MN)의 게이트 단으로 입력되면, 풀-다운 트랜지스터(MN)가 턴-온되어 노드(NODE1), 주소 퓨즈(12), 풀-다운 트랜지스터(MN) 및 접지전압단으로 이루어지는 전류 경로가 형성되어 결국 노드(NODE1)는 논리 하이에서 논리 로우 레벨로 천이하게 된다.

이와 반대로, 리페어 동작시 주소 퓨즈(12)가 레이저 빔에 절단된 경우 제1 제어신호(PRECHARGE)가 논리 로우 상태로 풀-업 트랜지스터(MP)의 게이트 단으로 입력되면, 풀-업 트랜지스터(MP)는 턴-온되어 전원전압단으로부터 전원전압(VDD)이 출력단 즉, 노드(NODE1)로 전달되어 노드(NODE1)는 논리 하이 상태가 된다. 이런 상태에서, 제2 제어신호(M)가 논리 하이 상태로 풀-다운 트랜지스터(MN)의 게이트 단으로 입력되어 풀-다운 트랜지스터(MN)가 턴-온되더라도 노드(NODE1)와 풀-다운 트랜지스터(MN) 간의 전류 경로가 형성되지 않기 때문에 노드(NODE1)는 논리 하이 상태로 유지된다.

한편, 상기에서 제1 및 제2 제어신호(PRECHARGE, M) 중 적어도 어느 하나는 실제 주소 신호일 수 있으며, 도 2에서 미설명된 도면부호 'LATCH'는 래치(latch)이다.

전술한 바와 같이, 주소 퓨즈(12)의 절단 유무에 따라 다르게 출력되는 출력신호를 통해 해당 주소 퓨즈에 대해 리페어 동작의 수행 유무를 판단할 수 있게 된다.

그러나, 퓨즈 세트 내에는 복수의 주소 퓨즈(12)들이 형성되어 있고, 이러한 복수의 주소 퓨즈(12)들이 고집적화에 따라 충분한 간격으로 이격되어 있지 못하기 때문에 특정 주소 퓨즈를 리페어하는 과정에서 이웃하는 주소 퓨즈-리페어가 이루어지지 않아야 할 퓨즈-가 레이저 빔에 의해 손상(damage)을 입어 물성이 변화하게 되는 문제가 발생된다. 특히, 퓨즈를 폴리실리콘(polysilicon) 등의 물질로 형성하는 경우 레이저 빔에 손상을 입게 되면 저항이 증가하는 방향으로 물성이 변화하게 된다.

이와 같이 이웃하는 주소 퓨즈가 레이저 빔에 손상을 입게 되어 고저항을 갖는 경우에는 도 3에 도시된 'B' 파형처럼 노드(NODE1)의 전위가 완만한 경사를 갖고 서서히 논리 하이에서 논리 로우 레벨로 하강하게 된다. 즉, 정상 동작-주소 퓨즈가 레이저 빔에 절단되지 않은 상태로 유지되는 경우에서의 동작-에서는 도 3에 도시된 'A' 파형처럼 논리 하이에서 논리 로우 레벨로 경사를 갖지 않고 풀-다운 트랜지스터(MN)가 턴-온되는 순간 논리 하이에서 논리 로우 레벨로 강하해야 함에도 불구하고, 주소 퓨즈가 손상을 입어 고저항성을 갖게 됨에 따라 곧 바로 논리 하이에서 논리 로우로 천이하지 못하여 레이저 빔에 의해 절단된 퓨즈와 동일하게 동작하게 된다. 결국, 리페어 공정에서 리페어된 주소에 에러(error)가 발생되는 문제가 발생된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 리페어 과정시 레이저 빔에 의해 손상을 입은 퓨즈를 검출하기 위한 검출회로를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 퓨즈를 통해 흐르는 전류를 검출하여 제1 검출신호를 출력하는 제1 검출수단과, 제2 퓨즈를 통해 흐르는 전류를 검출하여 제2 검출신호를 출력하는 제2 검출수단과, 상기 제1 및 제2 검출신호를 비교하여 상기 제1 퓨즈의 손상 여부를 판단하는 비교수단을 구비하는 검출회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조부호(도면부호)로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 4는 본 발명의 실시예에 따른 검출회로를 설명하기 위하여 도시한 회로도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 검출회로는 도 1에 도시된 퓨즈 세트의 더미 퓨즈(11)를 주소 퓨즈(12)의 손상 여부를 판단하기 위한 기준 퓨즈로 사용한다.

이를 위해, 주소 퓨즈(12)에서와 마찬가지로, 더미 퓨즈(11)를 풀-업 트랜지스터(MP2)와 풀-다운 트랜지스터(MN2) 사이에 접속시켜 출력 드라이버를 동일하게 구성하였다.

구체적으로 설명하면 다음과 같다.

도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 검출회로는 주소 퓨즈(12)가 제1 풀-업 트랜지스터(MP1)와 제1 풀-다운 트랜지스터(MN1) 사이에 접속된 제1 출력 드라이버와, 더미 퓨즈(11)가 제2 풀-업 트랜지스터(MP2)와 제2 풀-다운 트랜지스터(MN2) 사이에 접속된 제2 출력 드라이버와, 제1 및 제2 출력 드라이버의 출력을 부정 논리곱하여 출력하기 위한 부정 논리곱 게이트(NAND)로 이루어진다. 또한, 제1 및 출력 드라이버의 각 출력단에는 래치부(LATCH1, LATCH2)를 더 구비한다.

이러한 구성을 갖는 본 발명의 실시예에 따른 검출회로의 동작특성을 도 5를 참조하여 설명하면 다음과 같다.

도 5의 (a)를 참조하면, 먼저 주소 퓨즈(12)가 레이저 빔에 손상을 받지 않은 경우 제1 제어신호(PRECHARGE)가 논리 로우로 제1 및 제2 풀-업 트랜지스터(MP1, MP2)의 게이트 단으로 입력되면, 제1 및 제2 풀-업 트랜지스터(MP1, MP2)는 턴-온되어 전원전압단으로부터 전원전압(VDD)이 제1 및 제2 출력 드라이버의 출력단으로 전달되어 래치부(LATCH1, LATCH2)로 입력된다. 래치부(LATCH1, LATCH2)로 입력되는 신호는 래치부(LATCH1, LATCH2)의 반전부(inverter)를 통해 반전되어 논리 로우로 노드(NODE1, NODE2)로 전달된다. 이렇게 노드(NODE1, NODE2)로 전달된 신호는 부정 논리곱 게이트(NAND)의 입력단으로 입력되고, 부정 논리곱 게이트(NAND)는 논리 하이 상태의 출력신호(OUT)를 출력한다. 이런 상태에서, 제2 제어신호(M)가 논리 하이로 각각 제1 및 제2 풀-다운 트랜지스터(MN1, MN2)의 게이트 단으로 입력되면, 제1 및 제2 풀-다운 트랜지스터(MN1, MN2)가 턴-온되어 제1 및 제2 출력 드라이버의 출력신호는 논리 로우로 천이한다. 이에 따라, 노드(NODE1, NODE2)는 각각 논리 하이로 천이하여 부정 논리곱 게이트(NAND)의 출력신호(OUT)는 논리 로우로 천이한다.

반면, 도 5의 (b)를 참조하면, 주소 퓨즈(12)가 레이저 빔에 손상을 받은 경우 제1 제어신호(PRECHARGE)가 논리 로우로 제1 및 제2 풀-업 트랜지스터(MP1, MP2)의 게이트 단으로 입력되면, 제1 및 제2 풀-업 트랜지스터(MP1, MP2)는 턴-온되어 전원전압단으로부터 전원전압(VDD)이 제1 및 제2 출력 드라이버의 출력단으로 전달되어 래치부(LATCH1, LATCH2)로 입력된다. 래치부(LATCH1, LATCH2)로 입력되는 신호는 래치부(LATCH1, LATCH2)의 반전부(inverter)를 통해 반전되어 논리 로우로 노드(NODE1, NODE2)로 전달된다. 이렇게 노드(NODE1, NODE2)로 전달된 신호는 부정 논리곱 게이트(NAND)의 입력단으로 입력되고, 부정 논리곱 게이트(NAND)는 논리 하이 상태의 출력신호(OUT)를 출력한다. 이런 상태에서, 제2 제어신호(M)가 논리 하이로 각각 제1 및 제2 풀-다운 트랜지스터(MN1, MN2)의 게이트 단으로 입력되면, 제1 및 제2 풀-다운 트랜지스터(MN1, MN2)가 턴-온된다. 하지만, 제1 풀-다운 트랜지스터(MN1)가 턴-온되더라도, 주소 퓨즈(12)가 손상을 입어 고저항 상태이기 때문에 출력단과 제1 풀-다운 트랜지스터(MN1) 간의 전류 경로가 차단되어 제1 출력 드라이버의 출력신호는 완만한 경사(도 3의 B참조)를 갖고 서서히 논리 하이에서 논리 로우로 천이하게 된다. 그러나, 제2 출력 드라이버에서는 더미 퓨즈(11)가 정상적인 특성-고저항 상태가 아님-을 갖기 때문에 출력단과 제2 풀-다운 트랜지스터(MN2) 간에 전류 경로가 형성되어 제2 출력 드라이버의 출력신호는 논리 로우로 천 이한다. 결국, 노드(NODE1)의 전위는 일정 지연시간을 갖고 논리 하이로 출력되는데 반해, 노드(NODE2)의 전위는 제2 풀-업 트랜지스터(MN2)가 턴-온되는 시점에서 논리 하이로 천이된다. 이에 따라, 부정 논리곱 게이트(NAND)의 출력신호(OUT)는 제2 풀-업 트랜지스터(MN2)가 턴-온되는 시점으로부터 일정 시간 동안 논리 하이 상태로 유지된 후 노드(NODE1)가 논리 하이로 천이하는 순간 논리 로우로 천이하게 된다.

따라서, 검출회로의 출력신호(OUT)를 통해 주소 퓨즈가 손상을 입었는지를 판단할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 주소 퓨즈의 손상 여부를 판단할 수 있도록 퓨즈 세트 내에 구현된 더미 퓨즈-주소 퓨즈의 손상 여부를 판단하는 기준 퓨즈로 사용됨-를 이용하여 주소 퓨즈의 손상 여부를 리페어 공정 전에 검출함으로써 손상을 입은 주소 퓨즈에 의한 불량을 제거하여 품질을 향상시킬 수 있다.

Claims

제1 퓨즈를 통해 흐르는 전류를 검출하여 제1 검출신호를 출력하는 제1 검출수단;

제2 퓨즈를 통해 흐르는 전류를 검출하여 제2 검출신호를 출력하는 제2 검출수단; 및

상기 제1 및 제2 검출신호를 비교하여 상기 제1 퓨즈의 손상 여부를 판단하는 비교수단

을 구비하는 검출회로.
제 1 항에 있어서,

상기 제1 검출수단은,

전원전압단과 상기 제1 퓨즈의 일단 사이에 접속된 제1 풀-업 트랜지스터; 및

상기 제1 퓨즈의 타단과 접지전압단 사이에 접속된 제1 풀-다운 트랜지스터

를 구비하는 것을 특징으로 하는 검출회로.
제 2 항에 있어서,

상기 제1 풀-업 트랜지스터는 제1 제어신호에 응답하여 상기 전원전압단으로 입력되는 전원전압을 상기 제1 퓨즈의 일단으로 전달하는 것을 특징으로 하는 검출회로.
제 3 항에 있어서,

상기 제1 풀-다운 트랜지스터는 제2 제어신호에 응답하여 상기 제1 퓨즈의 일단으로 접지전압을 전달하는 것을 특징으로 하는 검출회로.
제 2 항에 있어서,

상기 제2 검출수단은,

상기 전원전압단과 상기 제2 퓨즈의 일단 사이에 접속된 제2 풀-업 트랜지스터; 및

상기 제2 퓨즈의 타단과 상기 접지전압단 사이에 접속된 제2 풀-다운 트랜지스터

를 구비하는 것을 특징으로 하는 검출회로.
제 5 항에 있어서,

상기 제2 풀-업 트랜지스터는 제1 제어신호에 응답하여 상기 전원전압단으로 입력되는 전원전압을 상기 제2 퓨즈의 일단으로 전달하는 것을 특징으로 하는 검출회로.
제 6 항에 있어서,

상기 제2 풀-다운 트랜지스터는 제2 제어신호에 응답하여 상기 제2 퓨즈의 일단으로 접지전압을 전달하는 것을 특징으로 하는 검출회로.
제 1 항 내지 제 7 항 중 어느 하나의 항에 있어서,

상기 제1 및 제2 검출수단과 상기 비교수단 사이에 상기 제1 및 제2 검출수단의 출력신호를 각각 래치하는 제1 및 제2 래치수단을 더 구비하는 것을 특징으로 하는 검출회로.
제 8 항에 있어서,

상기 비교수단은 상기 제1 및 제2 검출신호의 부정 논리곱하여 출력하는 부정 논리곱 게이트로 이루어진 것을 특징으로 하는 검출회로.
제 9 항에 있어서,

상기 비교수단은 상기 제1 및 제2 검출신호가 서로 다른 경우 상기 제1 퓨즈는 리페어 공정시 손상되어 고저항을 갖는 것으로 판단하는 것을 특징으로 하는 검출회로.