KR20070084317A - Trench capacitor with hybrid surface orientation substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 29
- 239000003990 capacitor Substances 0.000 title claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 67
- 239000010703 silicon Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 238000003491 array Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
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Abstract
Description
본 발명은 개괄적으로 반도체 소자 제조에 관한 것이며, 보다 구체적으로는 하이브리드 표면 배향 상에 반도체 소자를 형성하는 방법과, 그렇게 형성된 구조에 관한 것이다.The present invention relates generally to semiconductor device fabrication, and more particularly, to a method of forming a semiconductor device on a hybrid surface orientation and a structure so formed.
반도체 소자 제조업자들은 반도체 소자의 성능을 향상시키기 위해 끝없이 노력하고 있다. 현재 반도체 업계에 직면하고 있는 한가지 난제는 공정 간소성과 트랜지스터 성능을 유지하면서 단일 칩 상에 메모리와 논리 소자들을 구현하는 것이다. 이들 소자를 "시스템 온-칩(SoC : System-On-Chip)"이라고 부르는데 완전한 산출품(working product)용 전자장치들이 단일 칩 상에 포함되기 때문이다. 현재 SoC의 성능을 향상시키기 위하여 채용하고 있는 한가지 방안은 표면 배향이 최적인 실리콘 기판 상에 상이한 타입들의 논리 소자를 제조하는 것이다. 본 명세서에서 사용되는 "표면 배향(surface orientation)"이라 함은 웨이퍼 표면 상에서의 실리콘 원자의 결정 구조 또는 주기 배열을 칭하는 것이다. 구체적으로, nFET는 표면 배향이 (100)인 실리콘 상에 생성됨으로써 최적화될 수 있지만, pFET는 표면 배향이 (110)인 실리콘 상에 생성됨으로써 최적화될 수 있다. 또, 메모리 소자 및 n-타입 의 전계 효과 트랜지스터(nFET)는 통상 실리콘-온-절연체(SOI : Silicon-On-Insulator) 기판 상에 생성될 때 최적화될 수 있지만, p-타입의 전계 효과 트랜지스터(pFET)는 통상 벌크 실리콘(bulk silicon) 상에 생성될 때 최적화될 수 있다. Semiconductor device manufacturers are constantly working to improve the performance of semiconductor devices. One challenge facing the semiconductor industry today is the implementation of memory and logic devices on a single chip while maintaining process simplicity and transistor performance. These devices are called "System-On-Chips" because the electronics for a complete product are contained on a single chip. One approach currently employed to improve the performance of SoCs is to fabricate different types of logic devices on silicon substrates with optimal surface orientation. As used herein, "surface orientation" refers to the crystal structure or periodic arrangement of silicon atoms on the wafer surface. Specifically, nFETs can be optimized by being created on silicon with a surface orientation of (100), while pFETs can be optimized by being created on silicon with a surface orientation of (110). In addition, memory elements and n-type field effect transistors (nFETs) can typically be optimized when generated on a silicon-on-insulator (SOI) substrate, but p-type field effect transistors ( pFETs are typically optimized when created on bulk silicon.
전술한 난제 외에도, 상기 하이브리드 배향 논리 소자 및 메모리 소자[예컨대, 다이내믹 랜덤 액세스 메모리(DRAM : Dynamic Random Access Memory)에 이용되는 실리콘 딥 트렌치 커패시터]를 함께 제조하는 경우 추가 난제들이 존재한다. 구체적으로, 통상 딥 트렌치 커패시터 메모리 소자에 있어서, 그 커패시터용 딥 트렌치를 개설(open)하는 데에, 그리고 pFET 논리 소자용 실리콘 에피택셜 성장을 위해 패터닝하는 데에 상이한 마스크들이 필요하기 때문에, 제조 비용이 추가된다. 뿐만 아니라, 메모리 소자 역시 최적의 기판 요건을 가질 수 있다. 예컨대, 메모리 소자는 nFET와 마찬가지로, SOI 기판 상에 생성될 때 통상 최적화된다.In addition to the aforementioned challenges, additional challenges exist when manufacturing the hybrid orientation logic device and memory device (eg, silicon deep trench capacitors used in Dynamic Random Access Memory (DRAM)) together. Specifically, in deep trench capacitor memory devices, manufacturing costs are needed because different masks are needed to open the deep trenches for the capacitors and to pattern them for silicon epitaxial growth for pFET logic devices. Is added. In addition, memory devices may also have optimal substrate requirements. For example, memory devices, like nFETs, are typically optimized when created on an SOI substrate.
전술한 관점에 볼 때, 성능을 유지하면서 메모리 소자 및 상이한 타입들의 논리 소자를 제조하는 것은 곤란하다. 따라서 관련 기술에 있어서, 하이브리드 표면 배향을 갖는 단일 칩 상에 메모리와 논리 소자들을 제조하는 개선된 방법이 필요하다.In view of the foregoing, it is difficult to manufacture memory elements and different types of logic elements while maintaining performance. Thus, in the related art, there is a need for an improved method of fabricating memory and logic elements on a single chip with hybrid surface orientation.
본 발명은 하이브리드 표면 배향을 갖는 단일 칩 상에 딥 트렌치 커패시터 메모리 소자 및 논리 소자들을 형성하는 방법을 포함한다. 본 방법에 의해, (100) 표면 배향 실리콘 상에서 논리 트랜지스터 및 n 타입의 상보 금속 산화물 반도체(CMOS : Complementary Metal Oxide Semiconductor) 소자 SOI 어레이와, (110) 표면 배향 실리콘 상에서 p 타입의 CMOS 논리 트랜지스터를 포함하는, 성능이 향상된 시스템-온-칩(SoC)을 제조할 수 있다. 또한, 본 방법은 하이브리드 표면 배향 SOI 및 벌크 기판 내에 실리콘 기판 트렌치 커패시터를 제조한다. 어레이 마스크 개설 및 실리콘 에피택셜 성장 패터닝이 같은 단계에서 그리고 같은 마스크로 달성되기 때문에 비용 절감이 실현된다.The present invention includes a method of forming deep trench capacitor memory elements and logic elements on a single chip with hybrid surface orientation. The method includes a logic transistor and an n-type Complementary Metal Oxide Semiconductor (CMOS) device SOI array on (100) surface-oriented silicon, and a p-type CMOS logic transistor on (110) surface-oriented silicon. The system-on-chip (SoC) can be manufactured with improved performance. The method also fabricates silicon substrate trench capacitors in hybrid surface oriented SOI and bulk substrates. Cost savings are realized because array mask opening and silicon epitaxial growth patterning are achieved at the same stage and with the same mask.
본 발명의 제1 태양은 하이브리드 표면 배향을 갖는 단일 칩 상에 딥 트렌치 커패시터 메모리 소자 및 논리 소자들을 형성하는 방법에 관한 것이며, 이 방법은, 제1 표면 배향을 갖는 벌크 실리콘 기판과, 위에 상이한 제2 표면 배향을 갖는 실리콘-온-절연체(SOI) 영역을 제공하는 단계와; 하드 마스크를 이용하여, SOI 영역을 통과해 벌크 실리콘 기판에까지 제1 및 제2 개구를 형성하는 단계와; 각 개구 내에 스페이서를 형성하는 단계와; 상기 제2 개구 내에 유전체로 캡핑된(capped) 에피택셜 성장 실리콘을 형성하는 단계와; 상기 제1 개구를 통과해 상기 벌크 실리콘 기판 내부에까지 딥 트렌치를 개설하는 단계와; 상기 딥 트렌치 내에 딥 트렌치 커패시터를 형성하는 단계와; 얕은 트렌치 분리부(STI : Shallow Trench Isolation)를 형성하는 단계, 및 논리 소자를 형성하는 단계를 포함한다.A first aspect of the present invention is directed to a method of forming deep trench capacitor memory elements and logic elements on a single chip having a hybrid surface orientation, which method comprises a bulk silicon substrate having a first surface orientation and a different agent thereon. Providing a silicon-on-insulator (SOI) region having two surface orientations; Using a hard mask to form first and second openings through the SOI region to the bulk silicon substrate; Forming a spacer in each opening; Forming epitaxially grown silicon capped with a dielectric in the second opening; Opening a deep trench through the first opening and into the bulk silicon substrate; Forming a deep trench capacitor in the deep trench; Forming a shallow trench isolation (STI), and forming a logic element.
제2 태양은 하이브리드 표면 배향을 갖는 단일 칩 상에 딥 트렌치 커패시터 메모리 소자 및 논리 소자들을 형성하기 위한 기판을 마련하는 방법을 포함하며, 이 방법은 제1 표면 배향을 갖는 벌크 실리콘 기판과, 위에 상이한 제2 표면 배향을 갖는 실리콘-온-절연체(SOI) 영역을 제공하는 단계와; 단일의 하드 마스크를 이용하여, 딥 트렌치 커패시터를 제조하는데 이용될, 상기 SOI 영역을 통과하는 제1 개구와, 상기 제1 표면 배향 상에 제1 타입의 논리 소자를 제조하기 위한, 상기 SOI 영역을 통과해 상기 벌크 실리콘 기판에까지 제2 개구를 형성하는 단계를 포함한다.A second aspect includes a method of providing a substrate for forming deep trench capacitor memory elements and logic elements on a single chip having a hybrid surface orientation, which method differs from a bulk silicon substrate having a first surface orientation above and different from above. Providing a silicon-on-insulator (SOI) region having a second surface orientation; Using a single hard mask, a first opening through the SOI region to be used to fabricate a deep trench capacitor, and the SOI region to fabricate a first type of logic device on the first surface orientation. Passing through to form a second opening into the bulk silicon substrate.
본 발명의 제3 태양은 전자 구조에 관한 것이며, 이 구조는 제1 표면 배향을 갖는 벌크 실리콘 기판과, 위에 상이한 제2 표면 배향을 갖는 실리콘-온-절연체(SOI), 및 수직으로 상기 SOI 영역 내에 부분적으로 위치하고 상기 벌크 실리콘 기판 내에 부분적으로 위치하는 전자 소자를 포함한다.A third aspect of the invention relates to an electronic structure, which structure is a bulk silicon substrate having a first surface orientation, a silicon-on-insulator (SOI) having a different second surface orientation thereon, and the SOI region vertically And an electronic device partially located within and partially within the bulk silicon substrate.
본 발명의 전술한 특징 및 기타 특징들은 이어지는 본 발명의 실시예들에 대한 보다 구체적인 설명으로부터 분명해질 것이다.The foregoing and other features of the present invention will become apparent from the following more detailed description of embodiments of the invention.
이하에서는 본 발명의 실시예들에 대해 첨부 도면들을 참조하여 상세하게 설명하며, 이들 도면들은 같은 요소에 대해서는 같은 도면부호를 표시하고 있다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and these drawings denote like reference numerals for like elements.
도 1은 본 발명의 일 실시예에 따라 형성된 전자 구조를 도시하는 도면이다.1 is a diagram illustrating an electronic structure formed according to an embodiment of the present invention.
도 2 내지 도 10은 도 1의 전자 구조를 형성하는 방법의 일 실시예의 단계들을 도시하는 도면이다.2 through 10 illustrate the steps of one embodiment of a method of forming the electronic structure of FIG. 1.
첨부 도면들을 참조하면, 도 1은 본 발명에 따른 방법의 일 실시예에 따라 제조된, 하이브리드 표면 배향을 갖는 단일 칩 상에 딥 트렌치(deep trench) 커패시터 메모리 소자 및 논리 소자들을 갖는 시스템-온-칩 전자 구조(10)를 도시하고 있다. 이 구조(10)는 제1 표면 배향, 예컨대 (110)을 갖는, 벌크 실리콘 기반의 기 판(12)과, 위에 상이한 제2 표면 배향, 예컨대 (100)을 갖는 실리콘-온-절연체(SOI) 영역(14)을 포함한다. SOI 영역(14)은 매립형 실리콘 이산화물(BOX : Buried Silicon Dioxide)(18) 상에서 실리콘층(16)을 포함한다. nFET 어레이(30)는 STI(Shallow Trench Isolation)(34)에 의해, SOI 영역(14)의 일부분 상에 있는 제1 타입의 논리 소자(32)(예컨대, nFET)로부터 분리된 SOI 영역(14)의 다른 부분 상에 위치한다. 따라서, nFET 어레이(30)와 제1 논리 소자(32)는 모두 SOI(12)의 제2 표면 배향, 예컨대 (100) 상에 위치하게 된다. 제1 타입의 논리 소자(nFET)(32)는 또 다른 STI(44)에 의해, 제2 타입의 논리 소자(40), 예컨대 pFET로부터 분리된다. 제2 타입의 논리 소자(40)는 SOI 영역(14)을 통과하여 벌크 실리콘 기판(12)에까지 연장하는 에피택셜 실리콘 영역(42) 상에 위치한다. 에피택셜 실리콘 영역(42)은 벌크 실리콘 기판(12)의 제1 표면 배향, 예컨대 (110)를 갖는다.Referring to the accompanying drawings, FIG. 1 is a system-on-with deep trench capacitor memory elements and logic elements on a single chip having a hybrid surface orientation, made according to one embodiment of the method according to the present invention. The chip
또한, 구조(10)는, 게인(gain) 메모리 셀, 비평면 MOSFET 트랜지스터, FINFET, 바이폴라 트랜지스터 소자, 스태틱 랜덤 액세스 메모리(SRAM) 셀, 플래시 메모리, 수동 전자 소자(예컨대, 저항기, 커패시터, 퓨즈, 다이오드 및 정전기 보호 소자), 및 래치업(latchup) 보호 소자 등의 기타 장치일 수도 있지만, 본 명세서에서는 딥 트렌치 커패시터로서 기술할 전자 소자(50)를 포함한다. 트랜치 커패시터로서, 전자 소자(50)는 도핑된 매립판(52)과, 통상 도핑된 폴리실리콘으로 충전된 트랜치 영역(56)을 둘러싸는 노드 유전체(54)를 포함한다. 트랜치 커패시터(50)는 수직으로 SOI 영역(14) 내에 부분적으로 위치하고 STI(34)에 의해 SOI 영역(14)으로부터 전기적으로 분리된다. 또한, 트랜치 커패시터(50)는 SOI 영역(14) 에 인접한 상부(60)와, 상기 상부(60)보다 (선택적으로)더 넓은 폭으로 위치하는 하부(62)를 포함한다. 하부(62)는 SOI 영역(14)의 매립형 실리콘 이산화물(18) 아래에 위치하게 된다. 매립판(52)은 하부(62)를 둘러싼다.The
도 2 내지 도 9를 참조하여, 이제 구조(10)를 형성하는 일 실시예에 대해서 설명한다. 도 2는 제1 표면 배향, 예컨대 (110)를 갖는 벌크 실리콘 기판(12)을 제공하고, 위에 상이한 제2 표면 배향, 예컨대 (100)를 갖는 실리콘-온-절연체(SOI) 영역(14)을 제공하는 제1 단계를 포함한 다수의 단계들을 도시하고 있다.2 to 9, an embodiment of forming the
또한 도 2는 하드 마스크(84), 즉 패턴, 건식 에칭법을 이용하여, SOI 영역(14)을 통과해 벌크 실리콘 기판(12)에까지 제1 개구(80)와 제2 개구(82)를 형성하는 단계를 도시하고 있다. 제1 개구(80)는 딥 트렌치 커패시터(18)(도 1)를 형성하는데 이용될 것이다. 제2 개구(82)는 후술하는 바와 같이, 최종적으로 논리 소자(40)(도 1)가 위에 형성되는 에피택셜 실리콘 영역(42)(도 1)을 형성하는데 이용될 것이다. 따라서, 단일 하드 마스크(84)를 이용하여, 딥 트렌치 커패시터(50)를 제조하는데 이용될, SOI 영역(14)을 통과하는 제1 개구(80)와, 제1 표면 배향, 예컨대 (110) 상에 논리 소자(40)를 제조하기 위한, SOI 영역(14)을 통과해 벌크 실리콘 기판(12)에까지 제2 개구(82)를 형성한다. 하드 마스크(84)는, 예컨대 실리콘 질화물이나 임의의 다른 종래의 하드 마스크 재료를 포함할 수 있다. 또한 도시하는 바와 같이, 제1 개구(80)의 폭 W1은 제2 개구(82)의 폭 W2만큼 넓지 않은데, 즉 W2>W1인 것이 좋다.FIG. 2 also shows a
도 3과 도 4a는, 다음 단계로서 스페이서(86)(도 4a)를 각 개구 내에 형성하 는 단계를 도시한다. 스페이서(86)(도 4a)는, 저압식 화학 기상 증착(LPCVD)에 이은 이방성 에칭법 등의 박막식 균일 증착법(thin conformal deposition)과 같은, 이미 알려졌거나 추후 개발된 어떤 방식으로도 형성될 수 있다. 스페이서(86)(도 4a)는, 예컨대 실리콘 질화물이나 임의의 다른 종래의 스페이서 재료를 포함할 수 있다. 일 실시예에서는 스페이서(86)의 두께가 제 1 개구(80) 직경 W1(도 2)의 1/3보다 작다.3 and 4A show a step of forming a spacer 86 (FIG. 4A) in each opening as a next step. Spacer 86 (FIG. 4A) may be formed in any known or later developed manner, such as thin conformal deposition, such as low pressure chemical vapor deposition (LPCVD) followed by anisotropic etching. have. Spacer 86 (FIG. 4A) may comprise, for example, silicon nitride or any other conventional spacer material. In one embodiment, the thickness of the
도 4a와 도 4b, 도 5a 내지 도 5e는 제2 개구부(82) 내에 유전체로 캡핑된 에피택셜 성장 실리콘을 형성하기 위한 2개의 다른 실시예를 도시하고 있다. 도 4a와 도 4b에 도시하는 제1 실시예를 참조하면, 도 4a에 도시하는 제1 단계는 각 개구부(80, 82) 내에서 실리콘(88)을 에피택셜 성장시켜 그 에피택셜 실리콘(88)이 제1 표면 배향, 예컨대 (110)을 갖게 하는 단계를 포함한다. 그 다음에, 또한 도 4a에 도시하는 바와 같이, 유전체 캡(90)을 각 개구부(80, 82) 내의 에피택셜 실리콘(88) 위에 형성한 다음, 화학적 기계 연마법(CMP)으로 평탄화한다. 이 단계는, 예컨대 각 개구(80, 82) 내에서 [예컨대, 육불화황(SF6) 등의 습식 화학 에칭 또는 건식 에칭법으로] 에피택셜 실리콘(88)을 평탄화하여 리세스(recess) 형성하며, [예컨대, LPCVD로] 유전체(90)를 증착한 다음, 다시 평탄화하는 단계를 포함할 수 있다. 일 실시예에서, 유전체 캡(90)은 실리콘 이산화물을 포함할 수 있다. 그러나, 이것은 필수적이지 않다. 마지막으로, 도 4b에 도시하는 바와 같이, 제1 개구(80)에서는, 예컨대 실리콘 탄화물(SiC), 실리콘 질화물(Si3N4) 또는 다른 유기 마스크 재료로 된 블록 마스크(89)를 이용하여 유전체 캡(90)을 에피택셜 실리콘(88)에까지 제거한다.4A and 4B and FIGS. 5A-5E illustrate two other embodiments for forming epitaxially grown silicon that is capped with a dielectric in the
제2 개구(82) 내에서 유전체로 캡핑된 에피택셜 성장 실리콘을 형성하기 위한 제2 실시예는, 먼저 도 5a에 도시하는 바와 같이, 제1 개구(80)를 실질적으로 충전하고 제2 개구(82)를 부분적으로 충전하도록 제1 유전체(92)를 균일하게 증착하는 단계를 포함한다. 이것은, 제1 개구(80)의 폭 W1이 제2 개구(82)의 폭 W2보다 작은 경우, 즉 W2>W1인 경우에 일어난다. 일 실시예에서는 제1 유전체(92)가 실리콘 이산화물이다. 그러나, 기타 균일 유전체(conformal dielectric)도 사용할 수 있다. 다음에, 도 5b에 도시하는 바와 같이, 제1 유전체(92)를 제2 개구(82)에서 제거한다. 도 5c에 도시하는 바와 같이, 다음 순서는 제2 개구(82) 내에 실리콘(94)을 에피택셜 성장시켜 그 에피택셜 셀리콘(94)이 제1 표면 배향, 예컨대 (110)을 갖게 하는 단계이다. 그 다음에, 도 5d에 도시하는 바와 같이, 제2 유전체 캡(96)이 제2 개구(82) 내에서 에피택셜 실리콘(94) 위에 형성된다. 제2 유전체는 실리콘 질화물을 포함할 수 있다. 그러나, 이것은 필수적이지 않다. 마지막으로 도 5e에 도시하는 바와 같이, 제1 유전체(92)가 제1 개구(80)에서 제거된다.The second embodiment for forming epitaxially grown silicon capped with a dielectric in the
다음에, 도 6에 도시하는 바와 같이, 제1 개구(80)를 통과하여 벌크 실리콘 기판(12) 내부에까지 딥 트렌치(100)가 개설된다. 도 4a와 도 4b의 실시예를 이용하면, 이 단계는 유전체(90)(도 4a) 제거후 제1 개구(80)에 남아있는 에피택셜 실리콘(88)(도 4b)을 통과하여 딥 트렌치(100)를 개설하는 단계를 포함한다. 블록 마스크(89)(도 4b)는 도 6에 도시하는 바와 같이, 제거될 수 있거나, 적소에 남아있 을 수 있는데, 이때 딥 트렌치(100)를 패터닝하는 데에 고 선택적 이방성 건식 에칭법[예컨대, 실리콘 테트라염화물(SiCl4), HBR, 염소(Cl)를 함유한 건식 에칭 피드 가스]을 이용하였다.Next, as shown in FIG. 6, the
도 7은 커패시터(50)(도 1)의 축적 용량을 상승시키기 위해, 예컨대 등방성 실리콘 에칭법을 이용하여, 벌크 실리콘 기판(12) 내에서 그리고 SOI 영역(14) 아래로, 즉 매립형 실리콘 이산화물(18) 아래로 딥 트렌치(100)를 확장하는 선택적 단계를 도시하고 있다. 또한 이 단계는, 트렌치 용량을 향상시키기 위해 확장된 딥 트렌치(100) 내에 매립판(52)을 형성하는 단계를 포함할 수 있다. 매립판(52)은, 비소(As) 함유 가스의 확산, 또는 As를 함유한 박막 증착 및 확산에 이은 습식 박리법(stripping)으로 형성될 수 있다. 스페이서(86)는 상기 공정 중에 SOI 영역(14)을 보호하며 이후에 제1 개구(80)로부터 제거될 수 있다. FIG. 7 shows the
도 8과 도 9는 딥 트렌치(100)(도 7) 내에 딥 트렌치 커패시터(50)를 형성하는 단계를 도시하고 있다. 이 단계는, 도 8에 도시하는 바와 같이, 먼저 제1 개구(80)와 딥 트렌치(100)(도 7) 내에 노드 유전체(54)를 증착하는 단계를 포함할 수 있다. 또한 도 8에 도시하는 바와 같이, 제2 단계는, LPCVD에 이은 CMP법으로, 제1 개구(80)와 딥 트렌치(100)(도 7)를, 도핑된 노드 폴리실리콘(110), 예컨대 As로 도핑된 폴리실리콘으로 충전하는 단계를 포함한다. 제3 단계는 도 9에 도시하는 바와 같이, 도핑된 노드 실리콘(110)을 제1 개구(80) 내에서, 예컨대 매립형 실리콘 이산화물(18)의 대략 상면까지 제거하는 것인데, 이 단계는 필수적이지 않다. 제거 방식은, 예컨대 SF6과 피드 가스 등의 건식 에칭법에 의한 것이 좋다. 이어서 예컨대 불산(HF)과 에틸렌 글리콘(ethylene glycol) 등의 습식 또는 건식 등방성 에칭법을 이용하여, SOI 영역(14)의 매립형 실리콘 이산화물(18) 위에서 노드 유전체(54)를 제1 개구(80)의 측벽으로부터 제거한다. 이 단계의 선택 사항으로서, 계면, 확산, 재결정화 장벽을 제공하기 위해 측벽 질화물막(nitridation)(도시 생략)이 제1 개구(80)의 측벽 상에 형성될 수 있다. 이 질화물막은 예컨대 약 10Å으로 매우 얇게 형성될 수 있다. 다음에, 도 9에 도시하는 바와 같이, 제1 개구(80)는 LPCVD법을 이용하여 폴리실리콘(112), 예컨대 진성 또는 As 도핑된 폴리실리콘으로 충전된 다음 평탄화된다.8 and 9 illustrate forming the
도 10을 참조하면, 본 방법의 마지막 단계는, 예컨대 SOI 영역(14)의 실리콘(16)과 동면이 되도록 폴리실리콘(94, 112)에 리세스(recess)를 형성하는 단계와, 하드 마스크(84)(도 9)와 유전체 캡(96)(도 9)을 박리하는 단계와, 통로 질화물을 증착하고 박리하는 단계를 포함한, 추가 구조를 준비하기 위한 종래의 공정을 수행하는 단계를 포함한다. 다음 순서는, 포토리소그래피와 건식 에칭법을 이용하여 STI[34, 44(도 1), 120]를 형성한 다음, 논리 소자[예컨대, 도 1의 nFET(32)와 pFET(40)]와, 필요하다면 추가 메모리 소자[예컨대, 도 1의 nFET 어레이(30)]를 형성하는 단계이다. 상이한 표면 배향들이 노출되기 때문에, 상이한 구조가 상이한 노출 배향 상에 위치할 수 있다. 도 1에 도시하는 바와 같이, NMOS 어레이(30)와 nFET(32)는 SOI 영역(14)의 (100) 표면 배향 상에 위치하고, pFET(40)는 에피택셜 실리콘 영역(42)의 (110) 표면 배향 상에 위치한다. 특정 표면 배향 및 구조를 도시하고 있지만, 기타 구성도 가능할 수 있음을 이해할 수 있다. 예컨대, SOI 영역(14)은 (110) 표면 배향을 가질 수 있고, 기판(12)은 에피택셜 실리콘 영역(42)이 (100) 표면 배향을 갖도록 (100) 표면 배향을 가질 수 있다. 이 경우, 논리 NMOS는 벌크 에피택셜 실리콘 영역(42) 상에 구축되고, PMOS는 (110) 표면 배향 SOI 영역(14) 상에 구축된다. 다른 예에 있어서, Ⅲ-Ⅴ족 화합물 등의 상이한 반도체 재료로 된 SOI 및 벌크를 포함한 다른 구성, 및 (111)를 포함한 결정 배향의 기타 조합도 사용할 수 있다.Referring to FIG. 10, a final step of the method may include forming recesses in
본 발명을 전술한 특정 실시예들에 대하여 설명하였지만, 당업자에게는 많은 대안예, 변형예, 변화들이 명백할 것이다. 따라서, 본 발명의 실시예들은 예시적인 것일뿐 제한적이지 않다. 다양한 변화가 다음의 특허청구범위에서 정해지는 본 발명의 사상 및 범주에서 이탈하는 일 없이 이루어질 수 있다.Although the invention has been described with respect to specific embodiments described above, many alternatives, modifications, and variations will be apparent to those skilled in the art. Accordingly, embodiments of the invention are illustrative only and not restrictive. Various changes can be made without departing from the spirit and scope of the invention as defined in the following claims.
본 발명은 반도체 소자 분야에, 보다 구체적으로는 메모리 소자를 제조하는 방법에 유용하다.The present invention is useful in the field of semiconductor devices, and more particularly in methods of manufacturing memory devices.
Claims (9)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/904,583 US7229877B2 (en) | 2004-11-17 | 2004-11-17 | Trench capacitor with hybrid surface orientation substrate |
US10/904,583 | 2004-11-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070084317A true KR20070084317A (en) | 2007-08-24 |
Family
ID=36386915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077011224A KR20070084317A (en) | 2004-11-17 | 2005-11-09 | Trench capacitor with hybrid surface orientation substrate |
Country Status (7)
Country | Link |
---|---|
US (1) | US7229877B2 (en) |
EP (1) | EP1812966A4 (en) |
JP (1) | JP2008521251A (en) |
KR (1) | KR20070084317A (en) |
CN (1) | CN100508166C (en) |
TW (1) | TW200625412A (en) |
WO (1) | WO2006055357A2 (en) |
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- 2004-11-17 US US10/904,583 patent/US7229877B2/en not_active Expired - Fee Related
-
2005
- 2005-11-09 WO PCT/US2005/040524 patent/WO2006055357A2/en active Application Filing
- 2005-11-09 CN CNB2005800384689A patent/CN100508166C/en not_active Expired - Fee Related
- 2005-11-09 EP EP05848854A patent/EP1812966A4/en not_active Withdrawn
- 2005-11-09 JP JP2007543118A patent/JP2008521251A/en active Pending
- 2005-11-09 KR KR1020077011224A patent/KR20070084317A/en active IP Right Grant
- 2005-11-14 TW TW094139869A patent/TW200625412A/en unknown
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Also Published As
Publication number | Publication date |
---|---|
WO2006055357A2 (en) | 2006-05-26 |
WO2006055357A3 (en) | 2006-08-10 |
EP1812966A4 (en) | 2010-07-14 |
TW200625412A (en) | 2006-07-16 |
JP2008521251A (en) | 2008-06-19 |
CN100508166C (en) | 2009-07-01 |
US7229877B2 (en) | 2007-06-12 |
EP1812966A2 (en) | 2007-08-01 |
CN101057323A (en) | 2007-10-17 |
US20060105536A1 (en) | 2006-05-18 |
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