KR20070083096A - 전계발광소자 및 그 제조방법 - Google Patents

전계발광소자 및 그 제조방법 Download PDF

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KR20070083096A
KR20070083096A KR1020060016369A KR20060016369A KR20070083096A KR 20070083096 A KR20070083096 A KR 20070083096A KR 1020060016369 A KR1020060016369 A KR 1020060016369A KR 20060016369 A KR20060016369 A KR 20060016369A KR 20070083096 A KR20070083096 A KR 20070083096A
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light emitting
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김홍규
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Abstract

본 발명은 상호 이격되어 대향 배치되는 제 1 기판 및 제 2 기판과, 제 1 기판 상에 형성된 PMOS형 박막트랜지스터부를 포함하는 구동부와, 제 2 기판 상에 구분 형성된 애노드 전극과 애노드 전극 상에 형성된 발광부 및 캐소드 전극을 포함하는 픽셀 회로부와, PMOS형 박막트랜지스터부의 드레인 영역과 애노드 전극을 연결하는 연결부를 포함하는 전계발광소자를 제공한다.
전계발광소자,PMOS

Description

전계발광소자 및 그 제조방법{Light Emitting Diodes and Method for Manufacturing the same}
도 1은 종래 기술의 제 1 실시예에 따른 전계발광소자의 구조도.
도 2는 도 1의 A영역의 부분 확대도.
도 3은 종래 기술의 제 2 실시예에 따른 전계발광소자의 구조도.
도 4는 도 3의 A영역의 부분 확대도.
도 5는 본 발명의 제 1 실시예에 따른 전계발광소자의 구조도.
도 6은 도 5의 A영역의 부분 확대도.
도 7 내지 도 11은 도 5 상의 전계발광소자의 단계별 공정도.
도 12는 본 발명의 제 1 실시예에 따른 전계발광소자의 부분 평면도.
도 13은 본 발명의 제 2 실시예에 따른 전계발광소자의 부분 평면도.
<도면의 주요 부분에 관한 부호의 설명>
10 : 종래 전계발광소자 12 : 기판
14 : 박막트랜지스터부 14a : 소스
14b : 활성층 14c : 드레인
14d : 게이트 전극 14e : 제 1 금속 전극
14f : 제 2 금속 전극 16 : 게이트 절연막
18 : 제 1 층간 절연막 20 : 애노드 전극
22 : 제 2 층간 절연막 24 : 발광부
24a : 정공 주입/수송층 24b : 발광층
24c : 전자 주입/수송층 26 : 캐소드 전극
28 : 쉴드캡 28a : 보호용 기판
28b : 게터 32 : 제 1 기판
34 : NMOS형 박막트랜지스터부 34a : 소스
34b : 활성층 34c : 드레인
34d : 게이트 전극 34e : 제 1 금속 전극
34f : 제 2 금속 전극 36 : 게이트 절연층
38 : 평탄화층 62 : 제 2 기판
64 : 구분 절연층 66 : 스페이서
68 : 애노드 전극 70 : 정공 주입/수송층
72 : 발광층 74 : 전자 주입/수송층
76 : 캐소드 전극 82 : 제 1 기판
84 : PMOS형 박막트랜지스터부 84a : 소스
84b : 활성층 84c : 드레인
84d : 게이트 전극 84e : 제 1 금속 전극
84f : 제 2 금속 전극 86 : 게이트 절연층
88 : 평탄화층 112 : 제 2 기판
114 : 애노드 전극 116 : 스페이서
118 : 도전층 120 : 제 1 절연층
122 : 제 2 절연층 124 : 정공 주입/수송층
126 : 발광층 128 : 전자 주입/수송층
130 : 캐소드 전극 B : 격벽
C : 연결부 L : 발광부
P : 픽셀 회로부
본 발명은 전계발광소자 및 그 제조 방법에 관한 것이다.
전계발광소자는 전자(election)주입 전극(cathode)과 정공(hole)주입 전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 발광하는 자발광 소자이다.
이러한, 전계발광소자는 구동방식에 따라 수동매트릭스형 전계발광소자(Passive Matrix Organic Emitting Light Diode: PMOELD)와 능동매트릭스형 전계발광소자(Active Matrix Organic Emitting Light Diode : AMOELD)로 구분된다.
또한, 전계발광소자는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식과 배면발광(Bottom-Emission) 방식으로 구분된다.
도 1은 종래 기술의 제 1 실시예에 따른 전계발광소자의 구조도이다.
도 1을 참조하면, 종래 전계발광소자(10)는 구동부가 패터닝 된 기판(12) 상에 두 개의 전극과 전술한 두 개의 전극 사이에 형성된 발광부를 갖는 픽셀 회로부(P)가 형성되어 있었다.
또한, 일측부에 게터(28b)가 구비된 보호용 기판(28a)을 포함하는 보호부(28)가 픽셀 회로부(P)를 덮도록 실란트(Sealant)로 봉지되어 있었다.
이하, 종래 전계발광소자(10)의 구조를 확대 도시하여 상술한다.
도 2는 도 1의 A영역의 부분 확대도이다.
도 2를 참조하면, 기판(12) 상에 선택적으로 반도체 층이 형성되었으며, 그 일부에 B 또는 P와 같은 불순물이 첨가되어 박막트랜지스터부(14)의 소스(14a)와 활성층(14b) 및 드레인(14c)이 형성되어 있었다.
계속해서, 전술한 소스(14a), 활성층(14b), 드레인(14c) 상에 게이트 절연막(16)이 형성되었으며, 그 위에 게이트 전극(14d)가 형성되어 있었고, 전술한 게이트 전극(14d)을 덮는 구조로 제 1 층간 절연막(18)이 형성되어 있었다.
제 1 층간 절연막(18) 상에는 박막트랜지스터부(14)를 기준으로 구분되도록 애노드 전극(20)이 형성되어 있었다. 또한, 소스(14a)와 드레인(14c)이 각각 노출되도록 제 1 및 제 2 금속 전극(14e, 14f)이 형성되어 있었고, 이때 제 2 금속 전극(14f)은 애노드 전극(20)과 전기적으로 연결되어 있었다.
또한, 위에서 설명한 인접하는 애노드 전극(20)의 가장자리 일부분과 박막트랜지스터부(14)를 덮도록 제 2 층간 절연막(22)이 형성되어 있었고, 그 위에 정공 주입/수송층(24a)과 발광층(24b) 및 전자 주입/수송층(24c)이 순서대로 적층되어 발광부(24)가 형성되어 있었으며, 그 위에 캐소드 전극(26)이 형성되어 있었다.
이상과 같은 종래 전계발광소자(10)는 하나의 기판 상에 구동부와 발광부를 포함하는 픽셀 회로부가 같이 형성되었으며, 이러한 구조는 각 구성요소를 형성하는 일련의 과정들이 상호 간 영향을 미치므로, 바람직한 수준의 충분한 공정을 진행하는 것이 힘들었다. 예를 들어, 스퍼터링으로 ITO를 적층하여 애노드 전극을 형성하는 과정에 있어서, 기존 형성된 구동부의 열화 및 손상을 방지하기 위해 그 공정 조건이 제한을 받으므로 충분한 온도 조건 및 챔버 내 분위기를 조성할 수 없었고, 그에 따라 원하는 수준의 ITO의 특성 구현이 어려웠다.
또한, 다양한 요소를 일련의 과정으로 형성하였기 때문에 각 공정들의 상호 간 간섭을 최소화하기 위한 별도의 과정들이 추가되어야 했으므로, 공정이 복잡해지고 수율이 저하되는 문제가 발생하였다.
이상의 문제를 해결하기 위해 상호 대응 합착되는 두 개의 구별된 기판에 구동부와 발광부를 구분 형성하는 구조가 개발되었다.
도 3은 종래 기술의 제 2 실시예에 따른 전계발광소자의 구조도이며, 도 4는 도 3의 A영역의 부분 확대도이다.
도 3을 참조하면, 제 1 기판(32) 상에는 NMOS형 박막트랜지스터부(34)가 구동부로 형성되어 있었다. 또한, 제 2 기판(62) 상에는 애노드 전극과 발광부 및 캐소드 전극이 적층되어 픽셀 회로부(P)가 형성되어 있었고, 픽셀 회로부(P)는 격벽(B)으로 그 영역이 구분되었으며, 연결부(C)에 의해 제 1 기판(32)의 NMOS형 박막트랜지스터부(34)의 제 2 금속전극(34f)과 전기적으로 연결되어 있었다.
상세하게는 도 4를 참조하면, 제 1 기판(32) 상에 실리콘이 적층되고 도펀트(dopant)가 주입되어 NMOS형 박막트랜지스터부의 소스(34a)와 활성층(34b) 및 드레인(34c)이 형성되었다. 그 위에 게이트 절연층(36)이 형성되었고, 소스(34a)와 활성층(34b) 및 드레인(34c)에 대응되어 게이트 전극(34d)이 형성되었다. 이어서, 평탄화층(38)이 형성되었고, 그 위에 소스(34a) 및 드레인(34c)이 각각 노출되도록 제 1 및 제 2 금속 전극(34e, 34f)이 형성되어 있었다.
한편, 제 2 기판(62) 상에는 구분 절연층(64)이 선택적으로 형성되어 있었고, 구분 절연층(64) 상에 격벽(B)이 형성되어 있었다. 또한, 격벽(B)에 의해 구분되는 영역에 대응되어 스페이서(66)가 돌출 형성되어 있었다.
계속해서, 애노드 전극(68)이 적층되어 있었고, 애노드 전극(68) 상에 정공 주입/수송층(70)과 발광층(72) 및 전자 주입/수송층(74)이 적층되어 발광부(L)가 형성되었으며, 발광부(L) 상에 캐소드 전극(76)이 적층되어 픽셀 회로부(P) 및 연결부(C)가 형성되어 있었다.
이상과 같은 종래 전계발광소자에서는 구동부로 사용된 NMOS형 박막트랜지스터부가 재료 특성에 영향을 받아 구동시 구동 전류에 의해 쉽게 열화되었고, 그에 따라 구동 전류가 불규칙적이 되거나 손실이 발생하여 디스플레이 상 암점(dark spot)이 발생하거나 부분적으로 어두워지는 문제가 발생하였다. 결국, 종래 전계발광소자는 제품의 수명 및 신뢰도에서 심각한 문제가 발생하였고, 이를 극복하기 위해서는 재료와 소자의 구조를 포함한 공정 측면에서 많은 기술 개발이 필요하였다.
따라서, 기존 공정을 가능한 그대로 이용하여 기술 개발의 노력 및 비용을 최소화하면서, NMOS형 박막트랜지스터부에 상대적으로 재료 특성이 좋아 구동부의 열화에 따른 수명 특성을 타지 않는 다결정 실리콘을 적용한 PMOS형 박막트랜지스터부를 구동부로 적용할 수 있는 전계발광소자의 개발의 필요성이 대두되었다.
한편, 이상과 같은 구조의 종래 전계발광소자에서는 애노드 전극을 형성하는 과정에서 무기물 또는 유기물로 형성된 스페이서를 덮도록 ITO를 적층했기 때문에, 스페이서의 변형에 의한 소자 불량을 방지하기 위해서는 ITO의 적층 과정에서 공정 조건에 상당한 제약이 따랐다. 이에 따라, 종래 전계발광소자에서는 예를 들어, 전도도 및 투명도와 같은 ITO의 특성을 충분히 구현하지 못하는 구조 및 공정상의 문제점이 발생하였다.
이러한 문제점을 해결하기 위해 본 발명은 다결정 실리콘을 적용한 PMOS형 박막트랜지스터부를 구동부로 적용하여 수명 및 신뢰도를 크게 개선할 수 있는 전계발광소자를 제공하는데 그 목적이 있다.
다른 측면에서, 이상과 같은 문제점을 해결하기 위해 본 발명은 기존 공정을 가능한 그대로 이용하여 기술 개발의 노력 및 비용을 최소화할 수 있는 PMOS형 박막트랜지스터부를 구동부로 적용하는 전계발광소자의 제조방법을 제공하는데 그 목적이 있다.
또 다른 측면에서, 본 발명은 ITO의 특성을 충분히 구현할 수 있는 구조를 갖는 전계발광소자와 그의 제조방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위해, 본 발명은 상호 이격되어 대향 배치되는 제 1 기판 및 제 2 기판과, 제 1 기판 상에 형성된 PMOS형 박막트랜지스터부를 포함하는 구동부와, 제 2 기판 상에 구분 형성된 애노드 전극과 애노드 전극 상에 형성된 발광부 및 캐소드 전극을 포함하는 픽셀 회로부와, PMOS형 박막트랜지스터부의 드레인 영역과 애노드 전극을 연결하는 연결부를 포함하는 전계발광소자를 제공한다.
이상의 전계발광소자에 있어서, PMOS형 박막트랜지스터부의 반도체층은 다결정 실리콘을 포함하는 것을 특징으로 한다.
위에서 설명한 전계발광소자에 있어서, 연결부는 애노드 전극 상에서 애노드 전극의 경계와 근접하여 돌출 형성된 스페이서와, 애노드 전극 및 스페이서와 접촉하면서 스페이서를 덮는 도전층으로 형성된 것을 특징으로 한다.
또한, 위에서 설명한 픽셀 회로부의 구분 형성된 애노드 전극은 그 경계에 형성된 제 1 절연층에 의해 구분된 것을 특징으로 한다.
한편, 위에서 설명한 전계발광소자에 있어서, 애노드 전극 상에는 스페이서 를 기준으로 제 1 절연층과 대향하여 소정 간격 이격된 위치에 형성된 제 2 절연층을 포함하며, 제 1 절연층과 제 2 절연층 상에 스페이서 보다 낮게 격벽이 형성된 것을 특징으로 한다.
다른 측면에서, 위에서 설명한 전계발광소자에 있어서, 애노드 전극 상에는 스페이서를 둘러싸며 제 1 절연층과 연결되도록 형성된 제 2 절연층을 포함하며, 제 1 절연층과 제 2 절연층 상에 스페이서 보다 낮게 격벽이 형성된 것을 특징으로 한다.
위에서 설명한 전계발광소자의 발광부는 유기 발광층을 포함하는 것을 특징으로 한다.
위에서 설명한 전계발광소자의 도전층은 캐소드 전극과 동일한 물질인 것을 특징으로 한다.
위에서 설명한 전계발광소자의 제 1 절연층과 제 2 절연층은 동일한 물질인 것을 특징으로 한다.
다른 측면에서 이상과 같은 문제를 해결하기 위해 본 발명은 제 1 기판 상에 PMOS형 박막트랜지스터부를 형성하는 구동부 형성단계와, 제 1 기판과 상호 이격되어 대향 배치되는 제 2 기판 상에 애노드 전극을 구분 형성하고 애노드 전극 상에 발광부 및 캐소드 전극을 적층하여 픽셀 회로부를 형성하는 픽셀 회로부 형성단계와, PMOS형 박막트랜지스터부의 드레인 영역과 애노드 전극을 연결하는 연결부를 형성하는 연결부 형성단계를 포함하는 전계발광소자의 제조방법을 제공한다.
위에서 설명한 구동부 형성단계에서는 다결정 실리콘을 적용하여 PMOS형 박막트랜지스터부의 반도체층을 형성하는 것을 특징으로 한다.
위에서 설명한 전계발광소자의 제조방법에 있어서, 연결부 형성단계는 픽셀 회로부 형성단계의 애노드 전극 형성 직후에 이뤄지며, 애노드 전극 상에 애노드 전극의 경계와 근접하여 스페이서를 돌출 형성하고 애노드 전극 및 스페이서와 접촉하면서 스페이서를 덮도록 도전층을 형성하여 연결부를 형성하는 것을 특징으로 한다.
또한, 위에서 설명한 픽셀 회로부 형성단계에서는 구분 형성된 애노드 전극의 경계에 제 1 절연층을 형성하는 것을 특징으로 한다.
한편, 위에서 설명한 격벽 형성단계에서는 애노드 전극 상에 스페이서를 기준으로 제 1 절연층과 대향하여 소정 간격 이격된 위치에 제 2 절연층을 형성하고 제 1 절연층과 제 2 절연층 상에 스페이서 보다 낮게 격벽을 형성하는 것을 특징으로 한다.
다른 측면에서, 위에서 설명한 격벽 형성단계에서는 애노드 전극 상에 스페이서를 둘러싸며 제 1 절연층과 연결되도록 제 2 절연층을 형성하며 제 1 절연층과 제 2 절연층 상에 스페이서 보다 낮게 격벽을 형성하는 것을 특징으로 한다.
위에서 설명한 전계발광소자의 제조방법에 있어서, 픽셀 회로부 형성단계에서는 하나 이상의 전하 주입/수송층과 유기 발광층을 적층하여 발광부를 형성하는 것을 특징으로 한다.
위에서 설명한 격벽형성단계에서는 제 1 절연층과 제 2 절연층을 동일한 물 질로 동시에 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 5는 본 발명의 제 1 실시예에 따른 전계발광소자의 구조도이며, 도 6은 도 5의 A영역의 부분 확대도이다.
도 5를 참조하면, 제 1 기판(82) 상에는 PMOS형 박막트랜지스터부(84)가 구동부로 형성되어 있다. 또한, 제 2 기판(112) 상에는 애노드 전극과 발광부 및 캐소드 전극이 적층되어 픽셀 회로부(P)가 형성되고, 픽셀 회로부(P)는 격벽(B)으로 그 영역이 구분되며, 연결부(C)에 의해 제 1 기판(82)의 PMOS형 박막트랜지스터부(84)의 제 2 금속전극(84f)과 전기적으로 연결된다. 또한, 실란트에 의해 제 1 및 제 2 기판은 봉지되어 있다.
상세하게는 도 6을 참조하면, 제 1 기판(82) 상에 다결정 실리콘층(Poly-Si)이 적층되고 도펀트(dopant)가 주입되어 PMOS형 박막트랜지스터부의 소스(84a)와 활성층(84b) 및 드레인(84c)이 형성된다. 그 위에 게이트 절연층(86)이 형성되고, 소스(84a)와 활성층(84b) 및 드레인(84c)에 대응되어 게이트 전극(84d)이 형성된다. 이어서, 평탄화층(88)이 형성되고, 그 위에 소스(84a) 및 드레인(84c)이 각각 노출되도록 제 1 및 제 2 금속 전극(84e, 84f)이 형성되어 있다.
한편, 제 2 기판(112) 상에는 애노드 전극(114)이 구분 형성된다. 애노드 전극(114) 상에는 그 구분 형성된 경계에 근접하여 스페이서(116)가 돌출 형성된다.
또한, 애노드 전극(114) 및 스페이서(116)와 접촉하면서 스페이서(116)를 덮 도록 도전층(118)이 형성되어 연결부(C)가 형성된다.
한편, 애노드 전극(114)의 구분 형성된 경계에는 1 절연층(120)이 형성되며, 스페이서(116)와 근접하여 제 2 절연층(122)이 형성되고, 제 1 및 제 2 절연층(120, 122) 상에는 스페이서(116)보다 낮게 격벽(B)이 형성된다.
계속해서, 정공 주입/수송층(124)과 발광층(126) 및 전자 주입/수송층(128)이 적층되어 발광부(L)가 형성되며, 발광부(L) 상에 캐소드 전극(130) 적층되어 픽셀 회로부(P)가 형성된다.
이상과 같은 구조를 갖는 본 발명의 전계발광소자의 단계별 제조 공정은 다음과 같다.
도 7 내지 도 11은 도 5 상의 전계발광소자의 단계별 공정도이다.
도 7을 참조하면, 구동부 형성단계로 제 1 기판(82) 상에 다결정 실리콘을 적층하고 도펀트를 주입하여 PMOS형 박막트랜지스터부의 소스(84a)와 활성층(84b) 및 드레인(84c)을 형성한다. 그 위에 게이트 절연층(86)을 형성하고, 소스(84a)와 활성층(84b) 및 드레인(84c)에 대응되도록 게이트 전극(84d)을 형성한다.
이어서, 평탄화층(88)을 형성하고, 식각 공정을 통해 소스(84a) 및 드레인(84c)이 노출되도록 콘텍홀을 형성하고, 콘텍홀을 통하여 소스(84a) 및 드레인(84c)과 각각 접촉하도록 금속 도전층을 층착하여 제 1 및 제 2 금속 전극(84e, 84f)을 형성한다.
도 8을 참조하면, 연결부 형성단계로 제 2 기판(112) 상에 스퍼터링 방법으로 ITO를 적층하여 애노드 전극(114)을 구분 형성한다.
이어서, 애노드 전극(114)의 구분 형성된 경계와 근접하도록 무기물 또는 유기물을 돌출 형성하여 스페이서(116)를 형성한다.
또한, 애노드 전극(114) 및 스페이서(116)와 접촉하며, 스페이서(116)을 덮도록 도전층(118)을 형성하여 연결부(C)를 형성한다. 이때, 도전층(118)은 예를 들어 Al, Ag, Cu, Ni 중 어느 하나 또는 그를 포함하는 합금으로 형성할 수 있다.
이상 연결부 형성단계에서는 애노드 전극(114)을 ITO로 형성하는 것으로 설명하였으나, 본 발명은 이에 국한되지 않으며 예를 들어 IZO, ITZO 중 어느 하나로 형성할 수도 있다.
도 9를 참조하면, 격벽 형성단계로 이상의 연결부 형성단계를 거친 제 2 기판(112)에 있어서, 애노드 전극(114) 상의 애노드 전극(114)의 구분 형성된 경계에 제 1 절연층(120)을 형성하고, 연결부(C)와 근접하여 제 2 절연층(122)을 형성한다.
이때, 제 2 절연층(122)은 연결부(C)를 둘러싸며 제 1 절연층(120)과 연결되도록 패터닝될 수 있다.
다른 측면에서, 제 2 절연층(122)은 연결부(C)를 사이에 두고 제 1 절연층(120)과 평행한 스트라이프 타입으로 패터닝될 수 있다.
이어서, 제 1 및 제 2 절연층(120, 122) 상에는 스페이서(116) 보다 낮게 격 벽(B)을 형성한다.
도 10을 참조하면, 발광부 형성단계로 이상의 격벽 형성단계를 거친 제 2 기판(112) 상에 정공 주입/수송층(124)와 발광층(126) 및 전자 주입/수송층(128)을 적층하여 발광부(L)를 형성한다. 이어서, 캐소드 전극(130)을 적층하여 픽셀 회로부(P)를 완성한다.
도 11을 참조하면, 기판의 합착 단계로 이상의 제 1 및 제 2 기판(82, 112)을 합착하되, 제 1 기판(82) 상의 연결부(C)와, 제 2 기판(112) 상의 PMOS형 박막트랜지스터부(84)의 드레인(84c)과 전기적으로 연결된 제 2 금속 전극(84f)이 접촉하도록 얼라인(Align)하여 실란트로 봉지 합착한다.
도 12는 본 발명의 제 1 실시예에 따른 전계발광소자의 부분 평면도로, 도 5 상의 A영역을 평면에서 도시하였다. 또한, 도 12 상의 A-A단면도는 도 6과 대응된다.
도 12 상의 연결부(C) 구조를 공정 측면에서 설명하면, 다음과 같다.
도 9와 도 10 및 도 12를 참조하면, 스페이서(116)와 스페이서(116)를 덮는 도전층(118) 상에 발광부(L)를 적층시 섀도우 마스크를 이용하여 연결부(C) 상에는 발광부(L)가 적층되지 않도록 한다.
도 13은 본 발명의 제 2 실시예에 따른 전계발광소자의 부분 평면도로, 도시 간 대응관계는 도 12와 동일하다.
단, 도 13 상의 연결부(C) 구조 측면에서 도 12와 차이가 있으며, 이를 공정 측면에서 설명하면 다음과 같다.
도 9와 도10 및 도 13을 참조하면, 스페이서(116)와 스페이서(116)를 덮는 도전층(118) 상에 발광부(L)를 적층시 섀도우 마스크를 이용하여 연결부(C) 상에는 발광부(L)가 적층되지 않도록 한다. 또한, 캐소드 전극(130) 적층 시 R,G,B 서브 픽셀 간의 구분 형성에 따른 공정 문제로 발광부(L) 적층 시와 마찬가지로 섀도우 마스크를 적용하여 연결부(C) 상에는 캐소드 전극(130)이 적층되지 않도록 한다.
이상과 같은 소자 구조 및 제조 방법에 따른 본 발명의 전계발광소자는 PMOS형 박막트랜지스터부를 구동부로 적용하여 수명 및 신뢰도를 크게 개선할 수 있으며, 또한 기존 공정의 패턴을 그대로 이용하여 기술 개발의 노력 및 비용을 최소화할 수 있다.
또한, 본 발명은 소자의 애노드 전극 형성시 기판 상에 ITO를 바로 적층하여 다른 구성 요소에 의한 영향을 거의 받지 않으므로, ITO의 특성을 충분히 구현할 수 있는 전계발광소자와 그의 제조방법을 제공할 수 있다.
이상 본 발명에서는 연결 전극을 형성하는 데 있어 스페이서를 제 2 기판 상에 형성한 것으로 도시 설명하였으나, 연결 전극의 구조는 이에 국한되지 않으며, 스페이서가 존재하지 않고 연결 전극이 돌출 형성될 수 있으며, 또한 연결 전극이 제 1 기판 상의 트랜지스터부의 드레인 측에서 돌출 형성되거나, 제 1 및 제 2 기판 양측 모두에서 돌출 형성되어 전기적으로 연결되는 구조일 수 있다.
또한, 이상 본 발명에서는 연결 전극을 형성하는 데 있어 스페이서 상에 도전층을 형성하고, 그 도전층 상에 캐소드 전극과 동일 물질을 추가로 형성한 구조로 설명하였으나, 본 발명은 이에 국한되지 않으며 스페이서 상에 도전층 없이 캐소드 전극과 동일 물질을 적층하여 연결 전극을 형성할 수도 있다.
또한, 이상 본 발명에서는 스트라이프 타입과 둘러싼 타입으로 절연층 및 격벽 구조를 설명하였으나, 본 발명의 절연층 및 격벽 구조는 이에 국한되지 않으며, 제 1 절연층이 도 13과 같이 형성되며, 제 2 절연층이 도 12와 같이 형성되어 그 위에 격벽이 형성될 수도 있다.
이상 본 발명은 발광부에 유기물뿐만 아니라 무기물 또한 이용 가능한 전계발광 표시장치(LED)의 범주로 이해하여야 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다.
아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
위에서 설명한 바와 같이, 본 발명은 다결정 실리콘을 적용한 PMOS형 박막트랜지스터부를 소자의 구동부로 적용하여 수명 및 신뢰도가 크게 개선된 전계발광소자를 제공할 수 있다.
다른 측면에서, 본 발명은 또한 기존 공정의 패턴을 그대로 이용하여 기술 개발의 노력 및 비용을 최소화한 전계발광소자의 제조방법을 제공할 수 있다.
또 다른 측면에서, 본 발명은 소자의 애노드 전극 형성시 기판 상에 ITO를 바로 적층하여 다른 구성 요소에 의한 영향을 거의 받지 않으므로, ITO의 특성을 충분히 구현할 수 있는 전계발광소자와 그의 제조방법을 제공할 수 있다.

Claims (19)

  1. 상호 이격되어 대향 배치되는 제 1 기판 및 제 2 기판과;
    상기 제 1 기판 상에 형성된 PMOS형 박막트랜지스터부를 포함하는 구동부와;
    상기 제 2 기판 상에 구분 형성된 애노드 전극과 상기 애노드 전극 상에 형성된 발광부 및 캐소드 전극을 포함하는 픽셀 회로부와;
    상기 PMOS형 박막트랜지스터부의 드레인 영역과 상기 애노드 전극을 연결하는 연결부를 포함하는 전계발광소자.
  2. 제 1항에 있어서,
    상기 PMOS형 박막트랜지스터부의 반도체층은 다결정 실리콘을 포함하는 것을 특징으로 하는 전계발광소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 연결부는 상기 애노드 전극 상에서 상기 애노드 전극의 경계와 근접하여 돌출 형성된 스페이서와, 상기 애노드 전극 및 상기 스페이서와 접촉하면서 상기 스페이서를 덮는 도전층으로 형성된 것을 특징으로 하는 전계발광소자.
  4. 제 3항에 있어서,
    상기 픽셀 회로부의 구분 형성된 상기 애노드 전극은 그 경계에 형성된 제 1 절연층에 의해 구분된 것을 특징으로 하는 전계발광소자.
  5. 제 4항에 있어서,
    상기 애노드 전극 상에는 상기 스페이서를 기준으로 상기 제 1 절연층과 대향하여 소정 간격 이격된 위치에 형성된 제 2 절연층을 포함하며, 상기 제 1 절연층과 상기 제 2 절연층 상에 상기 스페이서 보다 낮게 격벽이 형성된 것을 특징으로 하는 전계발광소자.
  6. 제 4항에 있어서,
    상기 애노드 전극 상에는 상기 스페이서를 둘러싸며 상기 제 1 절연층과 연결되도록 형성된 제 2 절연층을 포함하며, 상기 제 1 절연층과 상기 제 2 절연층 상에 상기 스페이서 보다 낮게 격벽이 형성된 것을 특징으로 하는 전계발광소자.
  7. 제 1항에 있어서,
    상기 발광부는 유기 발광층을 포함하는 것을 특징으로 하는 전계발광소자.
  8. 제 3항에 있어서,
    상기 도전층은 캐소드 전극과 동일한 물질인 것을 특징으로 하는 전계발광소자.
  9. 제 5항에 있어서,
    상기 제 1 절연층과 상기 제 2 절연층은 동일한 물질인 것을 특징으로 하는 전계발광소자.
  10. 제 6항에 있어서,
    상기 제 1 절연층과 상기 제 2 절연층은 동일한 물질인 것을 특징으로 하는 전계발광소자.
  11. 제 1 기판 상에 PMOS형 박막트랜지스터부를 형성하는 구동부 형성단계와;
    상기 제 1 기판과 상호 이격되어 대향 배치되는 제 2 기판 상에 애노드 전극을 구분 형성하고 상기 애노드 전극 상에 발광부 및 캐소드 전극을 적층하여 픽셀 회로부를 형성하는 픽셀 회로부 형성단계와;
    상기 PMOS형 박막트랜지스터부의 드레인 영역과 상기 애노드 전극을 연결하는 연결부를 형성하는 연결부 형성단계를 포함하는 전계발광소자의 제조방법.
  12. 제 11항에 있어서,
    상기 구동부 형성단계에서는 다결정 실리콘을 적용하여 상기 PMOS형 박막트랜지스터부의 반도체층을 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 연결부 형성단계는 상기 픽셀 회로부 형성단계의 상기 애노드 전극 형성 직후에 이뤄지며, 상기 애노드 전극 상에 상기 애노드 전극의 경계와 근접하여 스페이서를 돌출 형성하고 상기 애노드 전극 및 상기 스페이서와 접촉하면서 상기 스페이서를 덮도록 도전층을 형성하여 상기 연결부를 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
  14. 제 13항에 있어서,
    상기 픽셀 회로부 형성단계에서는 상기 구분 형성된 애노드 전극의 경계에 제 1 절연층을 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
  15. 제 14항에 있어서,
    상기 애노드 전극 상에 상기 스페이서를 기준으로 상기 제 1 절연층과 대향하여 소정 간격 이격된 위치에 제 2 절연층을 형성하고 상기 제 1 절연층과 상기 제 2 절연층 상에 상기 스페이서 보다 낮게 격벽을 형성하는 격벽 형성단계를 포함하는 전계발광소자의 제조방법.
  16. 제 14항에 있어서,
    상기 애노드 전극 상에 상기 스페이서를 둘러싸며 상기 제 1 절연층과 연결되도록 제 2 절연층을 형성하며 상기 제 1 절연층과 상기 제 2 절연층 상에 상기 스페이서 보다 낮게 격벽을 형성하는 격벽 형성단계를 포함하는 전계발광소자의 제 조방법.
  17. 제 11항에 있어서,
    상기 픽셀 회로부 형성단계에서는 하나 이상의 전하 주입/수송층과 유기 발광층을 적층하여 상기 발광부를 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
  18. 제 15항에 있어서,
    상기 격벽 형성단계에서는 상기 제 1 절연층과 상기 제 2 절연층은 동일한 물질로 동시에 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
  19. 제 16항에 있어서,
    상기 격벽 형성단계에서는 상기 제 1 절연층과 상기 제 2 절연층을 동일한 물질로 동시에 형성하는 것을 특징으로 하는 전계발광소자의 제조방법.
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