KR20070082354A - 모뎀 칩에서 디지털/아날로그 변환 입력의 동작 범위를능동적으로 조절하는 방법 및 장치 - Google Patents

모뎀 칩에서 디지털/아날로그 변환 입력의 동작 범위를능동적으로 조절하는 방법 및 장치 Download PDF

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KR20070082354A
KR20070082354A KR1020060015081A KR20060015081A KR20070082354A KR 20070082354 A KR20070082354 A KR 20070082354A KR 1020060015081 A KR1020060015081 A KR 1020060015081A KR 20060015081 A KR20060015081 A KR 20060015081A KR 20070082354 A KR20070082354 A KR 20070082354A
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송태익
신용원
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삼성전자주식회사
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Abstract

본 발명은 이동통신 시스템의 모뎀 칩에서 디지털/아날로그 변환기(DAC)를 위한 입력 신호의 동작 범위를 능동적으로 조절하는 방법 및 장치에 관한 것이다. 상기 장치는, 소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함하는, (N+m) 비트의 확산된 신호를 생성하는 PN 확산기와, 상기 확산된 신호를, 현재 사용되는 채널들의 디지털 이득 값들에 따른 b비트의 정규화 인자를 이용하여 정규화하여 N비트의 정규화된 신호를 생성하는 이득 정규화기와, 상기 정규화된 신호를 저역통과 필터링하는 저역통과필터(LPF)와, 상기 저역통과 필터링된 신호를 인터폴레이션하는 인터폴레이터와, N비트의 입력 동작 범위를 가지며, 상기 인터폴레이션된 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기(DAC)를 포함한다. 이러한 본 발명은 모뎀칩 송신단의 성능 열화 및 하드웨어 복잡도의 증가 없이 단말기 모뎀 칩 설계가 가능하다는 효과가 있다.
DAC, MODEM, NORMALIZATION FACTOR, DIGITAL GAIN

Description

모뎀 칩에서 디지털/아날로그 변환 입력의 동작 범위를 능동적으로 조절하는 방법 및 장치{APPARATUS AND METHOD FOR CONTROLLING THE DYNAMIC RANGE OF DAC INPUT SIGNAL}
도 1은 전형적인 이동통신 시스템의 모뎀에서 송신 이득 조절 경로(Tx Gain Control Path)를 나타낸 블록도.
도 2는 본 발명의 바람직한 실시예에 따른 이동통신 시스템의 모뎀에서 송신 이득 조절 경로를 나타낸 블록도.
도 3은 본 발명의 바람직한 실시예에 따른 이득 정규화기(204)의 상세 구성을 나타낸 블록도.
도 4는 본 발명의 바람직한 실시예에 따른 정규화 인자의 업데이트 시점들을 나타낸 도면.
도 5는 본 발명의 바람직한 실시예에 따른 이득 정규화의 동작 예를 나타낸 도면.
도 6은 본 발명의 바람직한 실시예에 따른 DAC 입력을 위한 이득 정규화 동작을 나타낸 흐름도.
도 7은 본 발명의 바람직한 실시예에 따른 정규화 인자 값을 계산하는 구체 적인 절차를 나타낸 도면.
본 발명은 이동통신 시스템의 모뎀 칩에 관한 것으로서, 특히 디지털/아날로그 변환기(Digital to Analog Converter: DAC)를 위한 입력 신호의 동작 범위를 능동적으로 조절하는 방법 및 장치에 관한 것이다.
부호분할 다중접속(Code Division Multiple Access: CDMA)을 사용하는 이동통신 시스템을 위한 잘 알려진 모뎀 송신기는, 채널 부호화와 변조 및 확산을 거쳐 변조된 디지털 신호를 생성하게 되며, 상기 디지털 신호는 통상 모뎀 송신기의 최종단에 위치하게 되는 DAC를 거쳐 아날로그 신호로 변환된 후, 주파수 상승변환을 위해 출력된다.
도 1은 전형적인 이동통신 시스템의 모뎀에서 송신 이득 조절 경로(Tx Gain Control Path)를 나타낸 블록도이다. 여기에서는 DAC(108)의 입력에 관련되는 구성요소들만을 도시하였다.
도 1을 참조하면, PN(Pseudo-random Noise) 확산기(102)에 의해 출력되는 확산된 신호(각각 소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함할 수 있음)는, 저역통과필터(Low Pass Filter: LPF)(104)를 통과한 후 인터폴레이터(106)로 전달된다. 이때 PN 확산기(102)는 DAC(108)의 입력 동작 밤위를 고려하여, 상기 확산된 신호를 N 비트의 범위로 출력한다. 인터폴레이터(106)는 DAC(108)의 입력 동작 범위(Dynamic Range)를 고려하여, 상기 LPF(104)로부터의 신호를 인터폴레이션한 후, 상기 DAC(108)로 제공한다. DAC는 상기 인터폴레이션된 신호를 아날로그 신호로 변환하여, 이후 단으로 출력한다.
이상과 같이 구성되는 전형적인 모뎀에서, DAC의 입력신호에 대한 동작 범위는, 사용되는 채널들의 개수 및 동작 시나리오 등과 단말기의 무선 채널 환경 등에 따라 매우 크게 변화하게 된다. 따라서 통상의 경우에는 이러한 모든 변화 요인을 고려하여, 상기 모든 변화 요인을 수용할 수 있을 정도로 DAC 입력의 동작 범위를 크게 설계하여 단말 모뎀의 송신기를 설계하게 된다.
그런데 이러한 경우, 매 순간 DAC 소자(즉 부품)의 전체 입력신호 범위가 모두 이용될 수 있는 것이 아니기 때문에, DAC 소자의 일부 입력 범위만 사용하게 되고 그에 따라 DAC 성능의 열화가 발생하게 된다. 이러한 DAC 성능의 열화를 방지하기 위해서는 분해능(Resolution)이 뛰어난 DAC 소자를 사용하여야 되며 그에 따른 추가 부가 비용이 소요되게 된다는 문제점이 있었다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, 모뎀 칩에서 DAC 소자의 변경 없이 DAC 입력 신호의 동작 범위를 능동적으로 조절하는 방법 및 장치를 제공한다.
본 발명은, 모뎀 칩에서 DAC 소자의 변경 없이 DAC 입력 신호의 동작 범위를 능동적으로 조절하고 최적으로 양자화하는 방법 및 장치를 제공한다.
본 발명의 바람직한 실시예는, 모뎀 칩의 디지털/아날로그 변환(DAC) 입력의 동작 범위를 능동적으로 조절하는 방법에 있어서,
소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함하는, (N+m) 비트의 확산된 신호를 생성하는 과정과,
상기 확산된 신호를, 현재 사용되는 채널들의 디지털 이득 값들에 따른 b비트의 정규화 인자를 이용하여 정규화하여 N비트의 정규화된 신호를 생성하는 과정과,
상기 정규화된 신호를 저역통과 필터링하는 과정과,
상기 저역통과 필터링된 신호를 인터폴레이션하는 과정과,
N비트의 입력 동작 범위를 가지며, 상기 인터폴레이션된 신호를 아날로그 신호로 변환하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예는, 모뎀 칩의 디지털/아날로그 변환(DAC) 입력의 동작 범위를 능동적으로 조절하는 장치에 있어서,
소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함하는, (N+m) 비트의 확산된 신호를 생성하는 PN(Pseudo-random Noise) 확산기와,
상기 확산된 신호를, 현재 사용되는 채널들의 디지털 이득 값들에 따른 b비트의 정규화 인자를 이용하여 정규화하여 N비트의 정규화된 신호를 생성하는 이득 정규화기와,
상기 정규화된 신호를 저역통과 필터링하는 저역통과필터(LPF)와,
상기 저역통과 필터링된 신호를 인터폴레이션하는 인터폴레이터와,
N비트의 입력 동작 범위를 가지며, 상기 인터폴레이션된 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기(DAC)를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
후술되는 본 발명의 주요한 요지는 이동통신 시스템의 모뎀 칩 송신기에서 DAC(Digital Analog Convertor)를 위한 입력의 동작 범위를 능동적으로 조절하고 최적으로 양자화하는 것이다. 이동통신 시스템에서는 다양한 채널들이 다양한 송신출력으로 사용되기 때문에 DAC 입력신호의 동작 범위는 매우 크게 된다. 후술되는 본 발명의 실시예는 이러한 DAC 입력신호의 동작 범위를 능동적으로 조절함으로써 최적의 성능을 보장한다.
이하 본 발명을 구체적으로 설명하는데 있어, 동기식 CDMA(Code Division Multiple Access) 통신방식인 IS-2000 1xEV(Evolution) 시스템의 고속 패킷 데이터 (High Rate Packet Data: HRPD) 채널들을 이용할 것이다. 하지만, 본 발명의 주요한 요지는 유사한 기술적 배경 및 채널형태를 가지는 여타의 이동통신시스템에도 본 발명의 범위를 크게 벗어나지 아니하는 범위에서 약간의 변형으로 적용 가능하며, 이는 본 발명의 분야에서 숙련된 기술적 지식을 가진 자의 판단으로 가능할 것이다.
구체적으로 본 발명의 바람직한 실시예에서는, 사용되는 채널의 개수 및 동작 시나리오 등에 따라 DAC 입력신호를 능동적으로 조절하여 최적으로 양자화함으로써, DAC 성능을 최적화한다. 이와 같이 DAC 입력신호를 능동적으로 조절하여 최적으로 양자화함으로써, DAC 분해능을 최대한 활용할 수 있다. 하기에서는 HRPD 시스템의 역방향 링크(Reverse Link) 송신단의 예를 들어 본 발명의 실시예를 설명한다.
HRPD 시스템에서는 역방향 링크로 송신되는 각 채널이 시간에 따라 변경되며, 또한 송신되는 채널들의 송신 이득도 시간에 따라 변동한다. 따라서 DAC에 입력되는 디지털 이득 값의 변동 폭은 상당히 큰 범위를 갖게 되어 DAC 소자의 동작 범위를 충분히 이용하지 못하게 될 수 있다. 이러한 문제점을 해결하기 위해서 본 발명의 바람직한 실시예에서는, 상기 디지털 이득 값을, DAC 소자의 동작 범위에 따라 정규화(Normalization)함으로써 DAC 소자의 동작 범위가 충분히 사용되도록 하고 최적의 DAC 성능을 얻는다.
도 2는 본 발명의 바람직한 실시예에 따른 이동통신 시스템의 모뎀에서 송신 이득 조절 경로를 나타낸 블록도이다. 여기에서는 DAC(208)의 입력에 관련되는 구 성요소들만을 도시하였다.
도 2를 참조하면, PN 확산기(202)에 의해 출력되는 확산된 신호(각각 소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함함)는, 저역통과필터(LPF)(206)로 전달되기 이전에, 이득 정규화기(204)를 통과한다. 이득 정규화기(204)는 DAC(210)의 입력 동작 범위에 따른 정규화 인자를 가지고 상기 N+m비트의 확산된 신호를 정규화하여 N 비트의 정규화된 신호를 출력한다. 이와 같이 이득 정규화기(204)가 사용되기 때문에, PN 확산기(202)는 보다 큰 비트 수(즉 N+m비트)의 확산된 신호를 생성할 수 있다.
상기 이득 정규화기(204)의 출력은 LPF(206)에 의해 필터링된 후, 인터폴레이터(208)로 전달된다. 인터폴레이터(208)는 DAC(210)의 입력 동작 범위를 고려하여, 상기 LPF(206)로부터의 신호를 인터폴레이션한 후, 상기 DAC(210)로 제공한다. DAC(210)는 상기 인터폴레이션된 신호를 아날로그 신호로 변환하여, 이후 단으로 출력한다.
상기한 바와 같이, 이득 정규화기(204)는 LPF(206)의 전단에 위치하면서, 최종적으로 DAC(210)로 입력될 신호의 디지털 이득 값을 능동적으로 조절한다. 이하 상기 이득 정규화기(204)의 동작을 보다 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 이득 정규화기(204)의 상세 구성을 나타낸 블록도로서, 도시한 바와 같이 이득 정규화기(204)는 곱셈기(302)와 쉬프트 연산기(304)로 구성된다.
도 3을 참조하면, 곱셈기(302)는, PN 확산기(202)로부터 출력되는 N+m 비트 의 확산된 신호 Gain_PN_Spreader_Out에 대해, 미리 정해지는 b 비트의 정규화 인자를 곱하며, 쉬프트 연산기(304)는 상기 곱셈기(302)의 출력을 a만큼 쉬프트하여 N비트의 정규화된 신호를 출력한다. 여기서 정규화 인자는 출력 비트들의 값이 DAC(210)의 입력 동작 범위에 포함되도록 후술되는 계산을 통해 정해지며, a는 이득 정규화기(204)의 출력 비트 수를 N 비트로 유지할 수 있도록 상기 곱셈기(302)의 출력 비트 수에 따라 적절하게 조절된다. 쉬프트 연산기(304)의 동작은 입력을 2 a 로 나누는 것과 동일하다. 즉, 이득 정규화기(204)는 입력 값에 정규화 인자 b 비트를 곱하고 2a로 나누기를 함으로써 N 비트로 표현되는 일정한 출력 값을 생성하게 된다.
정규화 인자의 업데이트는, 일 예로서 HRPD 시스템의 4슬롯에 해당하는 매 서브프레임 경계(Sub-Frame Boundary)에서 제어기(도시하지 않음)에 의해 이루어진다. 도 4는 본 발명의 바람직한 실시예에 따른 정규화 인자의 업데이트 시점들을 나타낸 것이다. 도시한 바와 같이 제어기는 매 서브프레임 경계에서 정규화 인자를 계산하여 내부의 해당 레지스터에 저장하고, 이득 정규화기(204)는 상기 정규화 인자를 읽어내어 입력에 적용시킨다.
도 4를 참조하면, 매 서브프레임의 3번째 슬롯마다 역방향 트래픽 채널(Reverse Traffic Channel: RTC)의 신규전송 혹은 재전송을 지시하는 신호인 NEW_OR_RE(420, 422)가 발생하며, 이로 인해 각 서브프레임 구간은 A/C 구간(402, 406)과 B/D 구간(404, 408)으로 나뉘어진다. 또한 2번째 서브프레임이 시작하기 반 슬롯 이전에, 상위 프로세서의 지시에 의해 보조파일럿(Auxiliary Pilot) 신호의 전송이 시작되며, 보조파일럿 채널의 디지털 이득은 RTC의 신규전송 및 재전송 여부에 따라 결정된다.
RTC의 서브프레임 경계를 나타내는 서브프레임 인터럽트 신호인 RTC_4SLOT_INTR1(410)이 발생하면, 이득 정규화기(204)는 A 구간(402)에서 정규화 인자 레지스터 값 NORM_FACTOR_REG1(412)을 읽고, 상기 읽어낸 정규화 인자 레지스터 값을 다음 서브프레임 인터럽트 신호인 RTC_4SLOT_INTR2(414)가 발생하는 시점에서 정규화 인자로서 입력에 적용(즉 곱셈)한다. 동시에 상기 RTC_4SLOT_INTR2(414)가 발생한 시점에서 이득 정규화기(204)는 C 구간(406)에서 정규화 인자 레지스터 값 NORM_FACTOR_REG2(416)를 읽고, 상기 읽어낸 정규화 인자 레지스터 값을 다음 서브프레임 인터럽트 신호인 RTC_4SLOT_INTR3(418)이 발생하는 시점에서 정규화 인자로서 입력에 적용(즉 곱셈)한다.
도 5는 본 발명의 바람직한 실시예에 따른 이득 정규화의 동작 예를 나타낸 것이다. 여기에서는 HRPD 시스템의 파일럿(Pilot) 채널, 데이터 채널(즉 RTC), 보조파일럿(auxiliary pilot) 채널, 데이터 전송율 제어(Data Rate Control: DRC) 채널, 데이터 자원 제어(Data Source Control) 채널의 각 슬롯별 디지털 이득들에 따른, 정규화 인자의 변화를 나타내었다. 여기서 보조파일럿 채널의 전송은 RTC_4SLOT_INTR2가 발생한 시점에서 시작되며, 사용되지 않을 경우 그 디지털 이득은 0이다.
도 5를 참조하면, DAC(210)의 동작 범위에 따른 이득 정규화기(204)의 출력 목표 값이 2048이라고 하면, B 구간(504)이 시작하는 시점에서 RTC의 신규 전송 혹은 재전송을 지시하는 NEW_OR_RE 신호(520)가 발생하였으므로, B 구간(504)부터 보조파일럿 채널의 디지털 이득이 변화하게 되며, 따라서 상기 보조파일럿 채널의 변화된 디지털 이득을 고려하여 RTC_4SLOT_INTR2(502)의 발생 시점에서 정규화 인자 값이 491에서 344로 변경되었다. 이에 따라 이득 정규화기(204)의 출력 값은, 보조파일럿 채널의 디지털 이득이 변화되기 이전과 이후에, 2048로 거의 유지되고 있다. 여기서 이득 정규화기(204)의 출력 값이 2047로 변화되는 것은 디지털 처리에 따른 감당할 수 있을 정도의 오차이다.
만일 본 발명의 바람직한 실시예에 따른 이득 정규화기(204)가 사용되지 않는다면, 보조파일럿 채널이 항상 전송되는 것으로 간주하여 PN 확산기의 출력은 2048로 조절될 것이다. 그러면 RTC_4SLOT_INTR2(502)가 발생하기 이전 구간에서는 실제로 보조파일럿 채널이 존재하지 않기 때문에, PN 확산기의 출력은 2048보다 작은 값이 되며, 결과적으로 모든 구간에서 DAC 소자의 전체 동작 범위를 사용할 수 없게 되는 것이다.
한편, RTC_4SLOT_INTR2(502)가 발생하기 이전의 반 슬롯(Half Slot) 동안에는, 이득 정규화기(204)로부터 출력 목표 값인 2048보다 큰 값(즉 2539)이 출력되는데, 이것은 보조파일럿 채널의 전송 시점은 반 슬롯 단위로 조절되는 반면에, 정규화 인자의 업데이트 주기는 슬롯 단위로 조절되기 때문이다. 그러나 이러한 오차가 발생하는 구간의 길이가 매우 짧기 때문에, 이러한 구간 동안의 이득 정규화기(204) 출력 값은 강제적으로 2048로 제한(Limit)함으로써, DAC 소자의 성능에 문제 를 일으키지 않도록 한다.
도 6은 본 발명의 바람직한 실시예에 따른 DAC 입력을 위한 이득 정규화 동작을 나타낸 흐름도이다.
도 6을 참조하면, 602단계에서 사용되는 각 채널들의 디지털 이득 값들이 설정되며, 604단계에서 제어기는 매 서브프레임마다 상기 디지털 이득 값들이 이전 서브프레임에 비하여 변경되었는지를 판단한다. 만일 변경되지 않았으면 608단계로 바로 진행하고 변경되었으면 606단계로 진행한다.
상기 606단계에서 제어기는 현재 서브프레임의 디지털 이득 값들에 따라 원하는 출력 목표 값을 유지하도록 하는 정규화 인자 값을 계산하고 상기 608단계로 진행한다. 상기 608단계에서 이득 정규화기(204)는 상기 계산된 정규화 인자 혹은 이전 서브프레임에서와 동일한 정규화 인자 값에 따라, PN 확산기(202)로부터의 입력 신호를 조정(scaling)한다.
상기 606단계에서, 각 채널들의 디지털 이득 값들에 따라 정규화 인자 값을 계산하는 구체적인 절차는 도 7에 도시한 바와 같다.
도 7을 참조하면, 702단계에서 현재 서브프레임에서 사용되는 채널들의 디지털 이득 값들인 Ch_Gain이 dB 단위(scale)로 설정된다.(Ch_Gain[dB]) 704단계에서 제어기는 상기 디지털 이득 값들인 CH_Gain[dB]을 선형 단위로 변환한다.(Ch_Gain[Linear]) 706단계에서 상기 선형 단위로 변환된 디지털 이득 값들인 Ch_Gain[Linear]은 미리 정해지는 소정 기준값과 곱해짐으로써 각 채널의 송신 전력이 되며,(Ch_Gain_P) 708단계에서 상기 송신 전력인 Ch_Gain_P는 이득 정규화기 (204)의 출력 목표 값을 초과하지 않도록 제한(Limit)된다.(Ch_Gain_P_Lim) 710단계에서 제어기는 사용되는 모든 채널들에 대한 Ch_Gain_P_Lim의 합인 전체 채널 송신 전력 양을 계산하고,(Ch_Gain_P_TOT) 712단계에서 상기 출력 목표 값과 상기 기준값의 곱을, 상기 Ch_Gain_P_TOT로 나눔으로써 정규화 인자(Norm_Fact)가 계산된다.
여기서 상기 기준값은 각 채널의 송신 전력의 최소 분해능(Resolution)을 지원할 수 있는 값으로 설정되는 것으로서, 본 명세서에서는 256으로 가정하였다. 또한 상기 출력 목표 값은 이득 정규화기의 원하는 출력 값을 의미하는 것으로서, 도 5에 나타낸 예의 경우 상기 출력 목표 값은 2048이 된다. 상기 출력 목표 값은 DAC 소자의 유효 비트 수에 의해서 결정된다.
상기 도 7에 따른 규화 인자의 계산 예를 설명하면 하기와 같다.
즉, 송신단의 전체 채널 송신 전력 양(즉 Ch_Gain_P_TOT)은 다음 <수학식 1>과 같다.
Figure 112006011435060-PAT00001
여기에서는 데이터 채널(
Figure 112006011435060-PAT00002
)과, 파일럿 채널(
Figure 112006011435060-PAT00003
)과, RRI(Reverse Rate Indicator) 채널(
Figure 112006011435060-PAT00004
)과, DSC 채널(
Figure 112006011435060-PAT00005
)과, DRC 채널(
Figure 112006011435060-PAT00006
)과, 애크(Acknowledge) 채널(
Figure 112006011435060-PAT00007
)과, 보조파일럿 채널(
Figure 112006011435060-PAT00008
) 각각의 송신 전력 양을 고려하였으며, t는 시간 인덱스를 나타내고 T는 타임슬롯 인덱스를 나타낸다. 또한 위첨자 15는 Ptot(T)의 비트 수를 나타낸다.
상기 각 채널의 송신 전력 양은, 해당하는 채널의 디지털 이득(데이터 채널 및 RRI 채널의 경우) 혹은 기본(Base)/추가(Boost) 디지털 이득들(DSC 채널 및 DRC 채널의 경우), 혹은 디지털 이득과 공지된(public) 델타값(애크 채널의 경우)에 따라 다음 <수학식 2>와 같이 정해진다.
Figure 112006011435060-PAT00009
여기서 "&0xF"는, 계산된 값에서 하위 15 비트만을 취하겠다는 의미이다. 이는 도 2와 도 3에 나타낸 N+m 비트에 해당하는 한 예이다.(즉 N+m = 15) 또한 n과 m은 각각 유효 비트 수를 나타낸다. 이미 설명한 바와 같이, 보조파일럿 채널의 이득은, HRPD 시스템에서 데이터 채널의 신규전송 혹은 재전송 여부에 따라 서로 다른 이득 값(AuxPilotChannelGainnew, AuxPilotChannelGainre)을 가진다.
상기 전체 송신 전력 양(Ptot(T))으로부터 정규화 인자 값은 하기 <수학식 3>와 같이 계산된다.
Figure 112006011435060-PAT00010
여기서 2048은 이득 정규화의 출력 목표 값을 나타내고 256은 송신 전력의 최소 분해능을 지원하기 위한 기준값을 나타낸다. 또한 "&0xA"는 계산된 값의 하위 10비트만을 취하겠다는 의미로서, 이는 도 2와 도 3에 나타낸 b 비트에 해당하는 한 예이다.(즉 b=10) 또한 위첨자 10은 정규화 인자 값 norm_fact가 10비트임을 의미하는 것이다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 사용되는 채널들의 개수 및 동작 시나리오 등에 따라 DAC 입력신호를 능동적으로 조절하여 최적으로 양자화함으로써, DAC 성능을 최적화한다. 따라서 분해능이 뛰어난 DAC 소자의 사용없이 기존의 DAC 소자를 그대로 이용하면서 다양한 디지털 이동통신 시스템의 단말 모뎀 송신단 설계가 가능하다. 즉, 단말기 모 뎀칩 송신단의 성능 열화 및 하드웨어 복잡도의 증가 없이 단말기 모뎀 칩 설계가 가능하다는 효과가 있다.

Claims (8)

  1. 모뎀 칩의 디지털/아날로그 변환(DAC) 입력의 동작 범위를 능동적으로 조절하는 방법에 있어서,
    소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함하는, (N+m) 비트의 확산된 신호를 생성하는 과정과,
    상기 확산된 신호를, 현재 사용되는 채널들의 디지털 이득 값들에 따른 b비트의 정규화 인자를 이용하여 정규화하여 N비트의 정규화된 신호를 생성하는 과정과,
    상기 정규화된 신호를 저역통과 필터링하는 과정과,
    상기 저역통과 필터링된 신호를 인터폴레이션하는 과정과,
    N비트의 입력 동작 범위를 가지며, 상기 인터폴레이션된 신호를 아날로그 신호로 변환하는 과정을 포함하는 것을 특징으로 하는 DAC 입력 동작 범위의 조절 방법.
  2. 제 1 항에 있어서, 상기 정규화하는 과정은,
    상기 확산된 신호에 상기 b비트의 정규화 인자를 곱하는 과정과,
    상기 곱해진 신호를 상기 N비트의 정규화된 신호를 생성하기 위한 소정 값인 a만큼 쉬프트시키는 과정을 포함함을 특징으로 하는 DAC 입력 동작 범위의 조절 방 법.
  3. 제 1 항에 있어서, 고속 패킷 데이터(HRPD) 시스템의 4슬롯에 해당하는 각 서브프레임마다 상기 정규화 인자를 업데이트하는 과정을 더 포함함을 특징으로 하는 DAC 입력 동작 범위의 조절 방법.
  4. 제 1 항에 있어서, 상기 정규화 인자를 업데이트하는 과정은,
    현재 서브프레임에서 상기 채널들 각각에 대한 dB 단위의 이득 값들을 구하는 과정과,
    상기 채널 이득 값들을 선형 단위로 변환하는 과정과,
    상기 변환된 채널 이득 값들에 소정 기준값을 곱한 후, 상기 입력 동작 범위에 따른 유효 비트 수로 제한하여 상기 채널들 각각의 채널 송신 전력 값들을 구하는 과정과,
    상기 채널 송신 전력 값들을 합산하여 전체 채널 송신 전력 양을 계산하는 과정과,
    상기 입력 동작 범위를 나타내는 출력 목표 값과 상기 기준값의 곱을, 상기 전체 채널 송신 전력 양으로 나누어 상기 정규화 인자로서 계산하는 과정을 포함함을 특징으로 하는 DAC 입력 동작 범위의 조절 방법.
  5. 모뎀 칩의 디지털/아날로그 변환(DAC) 입력의 동작 범위를 능동적으로 조절하는 장치에 있어서,
    소정 디지털 이득 값을 가지는 복수의 채널 신호들을 포함하는, (N+m) 비트의 확산된 신호를 생성하는 PN(Pseudo-random Noise) 확산기와,
    상기 확산된 신호를, 현재 사용되는 채널들의 디지털 이득 값들에 따른 b비트의 정규화 인자를 이용하여 정규화하여 N비트의 정규화된 신호를 생성하는 이득 정규화기와,
    상기 정규화된 신호를 저역통과 필터링하는 저역통과필터(LPF)와,
    상기 저역통과 필터링된 신호를 인터폴레이션하는 인터폴레이터와,
    N비트의 입력 동작 범위를 가지며, 상기 인터폴레이션된 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기(DAC)를 포함하는 것을 특징으로 하는 DAC 입력 동작 범위의 조절 장치.
  6. 제 5 항에 있어서, 상기 이득 정규화기는,
    상기 확산된 신호에 상기 b비트의 정규화 인자를 곱하는 곱셈기와,
    상기 곱해진 신호를 상기 N비트의 정규화된 신호를 생성하기 위한 소정 값인 a만큼 쉬프트시키는 쉬프트 연산기를 포함함을 특징으로 하는 DAC 입력 동작 범위의 조절 장치.
  7. 제 5 항에 있어서, 고속 패킷 데이터(HRPD) 시스템의 4슬롯에 해당하는 각 서브프레임마다 상기 정규화 인자를 업데이트하는 제어기를 더 포함함을 특징으로 하는 DAC 입력 동작 범위의 조절 장치.
  8. 제 5 항에 있어서, 상기 제어기는,
    현재 서브프레임에서 상기 채널들 각각에 대한 dB 단위의 이득 값들을 구하고,
    상기 채널 이득 값들을 선형 단위로 변환하고,
    상기 변환된 채널 이득 값들에 소정 기준값을 곱한 후, 상기 입력 동작 범위에 따른 유효 비트 수로 제한하여 상기 채널들 각각의 채널 송신 전력 값들을 구하고,
    상기 채널 송신 전력 값들을 합산하여 전체 채널 송신 전력 양을 계산하고,
    상기 입력 동작 범위를 나타내는 출력 목표 값과 상기 기준값의 곱을, 상기 전체 채널 송신 전력 양으로 나누어 상기 정규화 인자로서 계산하는 것을 특징으로 하는 DAC 입력 동작 범위의 조절 장치.
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KR101846971B1 (ko) * 2017-04-04 2018-04-10 국방과학연구소 전술데이터링크에서 고속 주파수 도약 통신을 위한 디지털 신호정규화 방법 및 장치

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