KR20070080721A - 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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Abstract

리프트 오프법에 의한 포토레지스트 패턴의 제거가 용이한 박막 트랜지스터 어레이 기판의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 형성된 절연 기판의 전면에 보호막을 적층하는 단계와, 보호막 상에 박막 트랜지스터 영역에 위치하는 제1 영역 및 제1 영역보다 두께가 얇으며, 화소 전극 영역에 위치하는 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 이용하여 보호막을 식각하는 단계와, 포토레지스트 패턴을 에치백하여 포토레지스트 패턴의 제2 영역을 제거하는 단계와, 결과물의 전면에 도전성 산화물을 기화 증착하는 단계, 및 포토레지스트 패턴의 제1 영역 및 그 위에 증착된 도전성 산화물층을 제거하는 단계를 포함한다.
박막 트랜지스터, 리프트 오프, 기화 증착 장치

Description

박막 트랜지스터 어레이 기판의 제조 방법{Method for fabricating thin film transistor array substrate}
도 1은 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 어레이 기판의 단면도이고,
도 2 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이고,
도 12는 기화 증착 장치를 이용한 금속 박막 증착 단계를 나타내는 단면도이고,
도 13은 본 발명의 다른 실시예에 따른 방법으로 제조된 박막 트랜지스터 어레이 기판의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 20: 게이트 전극
30: 게이트 절연막 44: 반도체층
55, 56: 저항성 접촉층 65: 소오스 전극
66: 드레인 전극 70: 보호막
82: 화소 전극 100, 110: 포토레지스트 패턴
200: 기화 증착 장치
본 발명은 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것으로서, 보다 상세하게는 리프트 오프법에 의한 포토레지스트 패턴의 제거가 용이한 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
현대 사회에서 반도체 집적 회로, 반도체 소자, 반도체 장치 등의 역할은 갈수록 중요해지고 있으며, 다양한 산업 분야에서 광범위하게 사용되고 있다. 특히, 정보화 사회가 가속화 됨에 따라 전자 디스플레이 분야가 발전을 거듭하여 정보화 사회에서 요구하는 다양한 기능을 수행할 수 있는 새로운 기능의 전자 디스플레이 장치가 개발되고 있다.
종래 이러한 전자 디스플레이 분야를 주도한 것으로 음극선관(cathode ray tube)을 들 수 있다. 그러나 음극선관은 무거운 중량, 큰 용적 및 높은 소비 전력 등에서 한계를 지니고 있어, 액정 표시 장치(liquid crystal display), 유기 EL 장치(organic electroluminescent display), 플라즈마 디스플레이 패널(plasma display panel) 등의 평판 표시 장치가 음극선관을 대체할 만한 것으로 각광받고 있다. 이중 액정 표시 장치는 박형화, 경량화가 용이하여 모니터, 노트북, 텔레비전, 휴대폰 등 다양한 분야에 적용되고 있다.
액정 표시 장치는 박막 트랜지스터 어레이가 형성되어 있는 박막 트랜지스터 어레이 기판과, 컬러 필터를 포함하는 컬러 필터 기판 및 상기 두 기판 사이에 삽 입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 상기 두 기판에 형성된 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 화상을 구현한다.
이러한 박막 트랜지스터 어레이 기판을 제조하는 방법으로 게이트 배선이나 데이터 배선 등을 미세하게 패터닝하기 위해 포토레지스트 패턴을 이용한 마스크 공정이 사용된다. 그러나, 이와 같은 마스크 공정은 공정 시간을 증가시키고, 제품 원가를 높이는 원인이 되기 때문에, 다양한 방법으로 마스크를 사용하는 공정의 수를 줄이기 위한 연구가 지속되고 있다.
마스크 공정의 수를 줄이기 위한 예로서 종래 하나의 마스크로 반도체층을 패터닝하고, 다른 마스크로 데이터 배선을 패터닝하는 공정으로부터 하나의 마스크를 이용하여 반도체층과 데이터 배선을 패터닝하는 공정이 개발되고 있다. 또, 나아가 하나의 마스크로 박막 트랜지스터 상의 보호막을 패터닝하고, 다른 마스크로 화소 전극을 패터닝하는 공정으로부터 하나의 마스크를 이용하여 보호막 및 화소 전극을 패터닝하는 공정이 개발되고 있다.
여기서 하나의 마스크로 보호막 및 화소 전극을 패터닝하는 공정에서는 통상적으로 리프트 오프법이 사용된다. 리프트 오프법은 패터닝 단계에서 스퍼터링 등으로 증착된 박막의 아래에 위치하는 포토레지스트막을 포토레지스트 스트리퍼 등을 이용하여 제거함으로써 상부에 존재하는 박막을 동시에 제거하는 방법이다. 그러나, 상기 제거 단계에서, 포토레지스트막을 용이하게 리프트 오프하기 위해서는 포토레지스트막의 노출 면적이 커야 한다. 이를 위해 하부의 보호막을 과식각하는 방법이 이용되지만, 과식각에 따른 제조 비용이 증가하고, 공정 시간이 길어질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 리프트 오프법에 의한 포토레지스트 패턴의 제거가 용이한 박막 트랜지스터 어레이 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 형성된 절연 기판의 전면에 보호막을 적층하는 단계와, 상기 보호막 상에 상기 박막 트랜지스터 영역에 위치하는 제1 영역 및 상기 제1 영역보다 두께가 얇으며, 화소 전극 영역에 위치하는 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막을 식각하는 단계와, 상기 포토레지스트 패턴을 에치백하여 상기 포토레지스트 패턴의 제2 영역을 제거하는 단계와, 상기 결과물의 전면에 도전성 산화물을 기화 증착하는 단계, 및 상기 포토레지스트 패턴의 제1 영역 및 그 위에 증착된 도전성 산화물층을 제거하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 형성된 절연 기판 상에 보호막을 적층하는 단계와, 상기 보호막 상에 상기 박막 트랜지스터 영역을 덮으며, 화소 전극 영역을 노출하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 화소 전극 영역의 상기 절연 기판 상의 구조물을 제거하는 단계와, 상기 결과물의 전면에 도전성 산화물을 기화 증착하는 단계, 및 상기 포토레지스트 패턴 및 그 위에 증착된 도전성 산화물층을 제거하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다 른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 어레이 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 설명한다.
먼저, 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 어레이 기판의 구조에 대하여 설명한다. 박막 트랜지스터 어레이 기판은 절연 기판 상에 매트릭스 형상으로 배열된 화소 전극 및 상기 화소 전극에 연결되어 있는 스위칭 소자인 박막 트랜지스터를 포함한다. 박막 트랜지스터 기판의 화소는 예컨대 인접하는 2개의 게이트 라인 및 인접하는 2개의 데이터 라인에 의해 정의되며, 대부분의 화소 영역을 화소 전극이 덮고 있다. 게이트 라인은 화소 전극의 행 방향으로 화소 전극 사이에 배열되어 있고, 데이터 라인은 화소 전극의 열 방향으로 화소 전극 사이에 배열되어 있으며, 이들은 박막 트랜지스터에 연결되어 있다.
이러한 박막 트랜지스터 어레이 기판의 화소 구조에 대해 더욱 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 방법으로 제조된 박막 트랜지스터 어레 이 기판의 단면도이다.
도 1을 참조하면, 유리 등의 투명한 물질로 이루어진 절연 기판(10) 상에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)은 게이트 라인(미도시)에 연결되어 있으며, 게이트 신호를 제공받는다. 게이트 전극(20)은 예컨대, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진다.
게이트 전극(20) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 게이트 전극(20)과 반도체층(44) 사이에 개재되어 이들을 전기적으로 절연한다.
게이트 절연막(30) 위에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(44)이 형성되어 있다. 반도체층(44)은 게이트 전극(20)과 오버랩되도록 위치하며, 박막 트랜지스터의 채널부를 이룬다.
반도체층(44) 위에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 형성되어 있다. 저항성 접촉층(55, 56)은 반도체층(44)과 상부의 소오스 전극(65) 및 드레인 전극(66)의 사이에 개재되어 이들간의 접촉 저항을 감소시킨다.
저항성 접촉층(55, 56) 위에는 소오스 전극(65) 및 드레인 전극(66)이 형성되어 있다. 소오스 전극(65) 및 드레인 전극(66)은 서로 분리되어 있으며, 하부의 게이트 전극(20)과 적어도 일부분이 오버랩되도록 위치한다. 이와 같은 소오스 전극(65) 및 드레인 전극(66)은 게이트 전극(20) 및 반도체층(44)과 함께 박막 트랜 지스터를 구성하게 된다. 소오스 전극(65)은 데이터 신호를 전달하는 데이터 라인(미도시)에 연결되어 데이터 신호를 제공받으며, 박막 트랜지스터가 턴온된 경우, 소오스 전극(65)에 제공된 데이터 신호는 반도체층(40)을 거쳐 드레인 전극(66)에 전달된다.
소오스 전극(65) 및 드레인 전극(66) 위에는 유기 물질 또는 무기 물질인 질화 규소(SiNx) 등으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)에는 드레인 전극(66)을 일부 노출하는 콘택홀(76)이 형성되어 있다.
보호막(70) 위에는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 도전성 산화물로 이루어질 수 있다. 화소 전극(82)은 콘택홀(76)을 통해 드레인 전극(66)과 전기적으로 연결되어, 드레인 전극(66)에 전달된 데이터 신호를 제공받는다.
한편, 도 1의 실시예에서는 화소 전극(82)이 드레인 전극(66) 및 보호막(70) 등과 일부 접촉하는 부분 등을 제외하고는, 절연 기판(10) 위에 직접 형성되어 있다. 즉, 보호막(70) 및 게이트 절연막(30)이 절연 기판(10)의 전면을 덮지 않으며, 화소 전극 영역의 일부만을 덮고 있다. 그러나, 이에 제한되지 않으며, 게이트 절연막(30) 및/또는 보호막(70)이 절연 기판(10)의 화소 전극 영역을 모두 덮을 수 있다. 이 경우 화소 전극(82)은 보호막(70) 또는 게이트 절연막(30) 상에 배치됨은 물론이다.
이하, 상기와 같은 구조의 박막 트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 2 내지 도 10는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 공정 단계별 단면도들이다.
도 2를 참조하면, 먼저 유리 등으로 이루어진 절연 기판(10)의 전면에 스퍼터링 등을 이용하여 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금으로 이루어진 게이트 도전층을 증착한다. 이어서, 사진 식각 공정을 수행하여 게이트 전극(20)을 형성한다.
이어서, 도 2 및 도 3을 참조하면, 게이트 전극(20)이 형성되어 있는 절연 기판(10) 상에 질화 규소, 수소화 비정질 규소 및 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등을 예컨대, 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 이용하여 연속 증착하여 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 형성한다.
이어서, 도핑된 비정질 규소층(50) 상에 스퍼터링 등을 이용하여 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금으로 이루어진 데이터 도전층(60)을 증착한다.
이어서, 데이터 도전층(60) 상에 포토레지스트막을 도포한 다음 마스크를 통하여 노광하고 이를 현상하여 제1 포토레지스트 패턴(100)을 형성한다. 이때, 제1 포토레지스트 패턴(100)은 게이트 전극(20)과 오버랩되도록 위치하는 채널부 포토레지스트 패턴(101) 및 채널부 포토레지스트 패턴(101)과 연결되고, 채널부 포토레지스트 패턴(101)보다 두꺼우며, 소오스 전극 및 드레인 전극을 정의하는 데이터 포토레지스트 패턴(102)을 포함하도록 한다. 이와 같은 다른 두께의 제1 포토레지 스트 패턴(100)은 슬릿 마스크 또는 반투막을 포함하는 마스크를 이용하여 형성될 수 있다.
이어서, 도 3 및 도 4를 참조하면, 제1 포토레지스트 패턴(100)을 식각 마스크로 이용하여 데이터 도전층(60)을 식각한다. 데이터 도전층(60) 식각은 식각액을 이용한 습식 식각으로 진행될 수 있다. 그 결과 박막 트랜지스터의 채널부 영역이 아직 분리되지 않고 연결되어 있는 데이터 도전층(64)이 남게 된다.
계속해서, 제1 포토레지스트 패턴(100)을 식각 마스크로 이용하여 도핑된 비정질 규소층(50), 비정질 규소층(40)을 식각한다. 본 단계의 식각은 식각 기체를 이용한 건식 식각으로 진행되며, 연속적으로 진행될 수 있다. 이때, 상기 식각에 의하여 포토레지스트 패턴(100)도 전면적으로 일부 제거되어 높이가 낮아지게 된다. 본 단계에서 반도체층(44)의 패턴이 완성되며, 도핑된 비정질 규소층(54)도 반도체층(40)과 실질적으로 동일한 패턴을 갖는다.
이어서, 도 5에 도시된 바와 같이, 상기 결과물을 에치백하여, 제1 포토레지스트 패턴(100)의 채널부 패턴(101)을 제거하고 하부의 데이터 도전층(64)을 노출한다. 본 단계에서, 제1 포토레지스트 패턴(100)은 데이터 포토레지스트 패턴(102)만이 잔류하게 된다. 한편, 본 실시예의 변형예로서, 도 4의 단계에서 건식 식각과 동시에 채널부 포토레지스트 패턴(101)이 제거되도록 할 수도 있다. 이 경우 에치백 단계는 생략될 수 있다.
이어서, 도 5 및 도 6을 참조하면, 제1 포토레지스트 패턴(100)의 데이터 포토레지스트 패턴(102)을 식각 마스크로 이용하여 노출되어 있는 데이터 도전층(64) 을 습식 식각하여, 소오스 전극(65)과 드레인 전극(66)으로 분리시킨다.
이어서, 하부의 도핑된 비정질 규소층(54)을 건식 식각한다. 이때, 노출되어 있는 도핑된 비정질 규소층(54)을 완전히 제거하기 위해, 어느 정도의 과식각이 이루어질 수 있으며, 이 과정에서 하부의 반도체층(44)이 일부 식각될 수도 있다. 본 단계에서, 반도체층(44)을 중심으로 분리되어 있는 저항성 접촉층(55, 56) 패턴이 완성된다. 이어서, 제1 포토레지스트 패턴(100)을 제거한다.
이어서, 도 6 및 도 7을 참조하면, 상기 결과물에 예컨대 CVD를 이용하여 질화 규소 등을 적층하여 보호막(70)을 형성한다.
이어서, 도 8을 참조하면, 보호막(70) 상에 포토레지스트막을 도포한 다음 마스크를 통하여 노광하고 이를 현상하여 제2 포토레지스트 패턴(110)을 형성한다. 박막 트랜지스터 영역에 위치하는 제1 영역(111) 및 제1 영역(111)보다 두께가 얇으며, 화소 전극 영역에 위치하는 제2 영역(112)을 포함하는 제2 포토레지스트 패턴(110)을 형성한다. 제2 영역(112)은 화소 전극 영역을 모두 덮도록 형성될 수도 있으나, 도 8에 도시된 바와 같이 화소 전극 영역의 일부만을 덮도록 형성될 수도 있다. 이와 같은 다른 두께의 제2 포토레지스트 패턴(110)은 슬릿 마스크 또는 반투막을 포함하는 마스크를 이용하여 형성될 수 있다.
이어서, 도 8 및 도 9를 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 이용하여 보호막(70)을 건식 식각한다. 그 결과 보호막(70)에 도 9에 도시된 바와 같이 드레인 전극(66)을 노출하는 콘택홀(76)이 형성된다. 이때, 보호막(70)을 어느 정도 과식각하여, 제2 포토레지스트 패턴(110)의 제1 영역의 저부가 노출 되도록 한다. 또한, 동시에 화소 전극 영역의 노출된 보호막(70)도 제거된다.
계속해서, 노출된 게이트 절연막(30)을 건식 식각하여, 화소 전극 영역의 절연 기판(10)을 드러낸다.
이어서, 도 9 및 도 10을 참조하면, 제2 포토레지스트 패턴(110)을 에치백한다. 이때, 제2 영역(112)은 모두 제거되도록 하며, 제1 영역(111)은 잔류하도록 조절한다.
이어서, 도 11을 참조하면, 상기 결과물의 전면에 ITO 또는 IZO와 같은 투명한 도전성 산화물(80)을 증착한다. 그 결과 제2 포토레지스트 패턴(110)의 제2 영역(112) 및 제2 포토레지스트 패턴(110)에 의해 덮이지 않고 노출된 드레인 전극(66), 저항성 접촉층(56), 반도체층(40), 게이트 절연막(30) 및 절연 기판(10) 상에 도전성 산화물층(80)이 형성된다. 본 단계에서의 도전성 산화물층(80)의 증착은 다른 금속 박막 증착에서 스퍼터링이 이용된 것과는 달리, 콘택홀(76)이 형성되어 있는 영역에서 스텝 커버리지(step coverage)가 좋지 않도록 기화 증착(evaporation deposition)으로 이루어진다.
도 12를 참조하여 이와 같은 기화 증착법에 대해 더욱 상세히 설명한다. 도 12는 기화 증착 장치를 이용한 금속 박막 증착 단계를 나타내는 단면도이다.
도 12에 도시된 바와 같이 기화 증착 장치(200)는 피증착 소오스(210), 피증착 소오스(210)에 이격되어 대향 배치된 기판 홀더(220) 및 이들을 내포하고 있는 챔버(230)를 포함한다. 기판 홀더(220)에는 대상 기판(240)이 부착된다. 고른 증착을 위해, 기판 홀더(220)는 회전하도록 설치될 수 있다.
이와 같은 기화 증착 장치(200)에서 피증착 소오스(210)를 히터 또는 전자빔을 조사하여 가열하게 되면, 피증착 소오스(210)로부터 피증착물(211)이 기화되어 분리된다. 이렇게 분리된 피증착물(211)이 대상 기판(240) 쪽으로 이동하여 증착된다. 이때, 피증착물(210)의 이동을 유도하는 힘으로는 중력 또는 전기력이 있다. 즉, 대상 기판(240)을 아래쪽에 배치하여 피증착물(211)을 중력에 의해 하강시키거나, 기판 홀더(220)에 전압을 가하여, 챔버 내에 전계를 형성함으로써, 쿨룽의 힘에 의해 피증착물(211)을 이동시킬 수 있다. 여기서, 피증착물(211)의 수직 방향 이동성(직진성)을 더욱 향상시키기 위해서는 챔버(230) 내에 전계를 더욱 강하게 형성하거나, 동시에 피증착 소오스(210)와 대상 기판(240)의 이격 거리를 증가시킬 수 있다.
다시 도 11 및 도 12를 참조하면, 기화 증착 장치(200)의 기판 홀더(220)에 도 10까지의 단계를 거친 절연 기판(10)을 부착하고, 피부착 소오스(210)로서 도전성 산화물을 준비한 다음, 이를 가열하면, 도전성 산화물은 절연 기판(10) 측으로 수직으로 입사되어 증착된다.
한편, 도 11의 확대도에 도시된 바와 같이 제2 포토레지스트 패턴(110)의 제1 영역(111) 아래에 위치하는 보호막(70)은 식각 과정에서 내측으로 어느 정도 과식각되기 때문에, 제2 포토레지스트 패턴(110)의 제1 영역(111)의 저부가 콘택홀(76) 영역에서 노출되어 있다. 절연 기판(10) 방향으로 수직으로 도전성 산화물은, 노출된 제2 포토레지스트 패턴(110)의 제1 영역(111)의 저부에 증착되지 않아, 도전성 산화물층(80)의 증착 후에도 여전히 노출되게 된다. 이와 같은 노출 부위를 더욱 확보하기 위해서는 기화 증착 장치(200)의 챔버(230)에 더욱 강한 전계를 형성시킨다.
이어서, 제2 포토레지스트 패턴(110)의 제1 영역(111) 및 그 위에 증착되어 있는 도전성 산화물층(80)을 제거한다. 상기 제거 단계는 리프트 오프(lift off)법으로 진행된다. 즉, 예컨대 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 제2 포토레지스트 패턴(110)에 접촉시키면, 포토레지스트 스트리퍼가 제2 포토레지스트 패턴(110)을 용해시켜 보호막(70)으로부터 제2 포토레지스트 패턴(110)을 박리한다. 이때 동시에 포토레지스트 패턴(110) 상에 증착되어 있는 도전성 산화물층(80)도 함께 제거된다.
본 단계에서 제2 포토레지스트 패턴(110) 및 상부의 도전성 산화물(80)의 제거율은 포토레지스트 스트리퍼와의 접촉 시간 및 접촉 면적에 관계된다. 즉, 접촉 시간이 길수록, 접촉 면적이 넓을수록 빠르고 완전한 제거가 이루어진다. 본 실시예에서는 상술한 바와 같이 도 11 및 도 12의 공정 단계를 거치면서도 제2 포토레지스트 패턴(110)의 저부가 도전성 산화물에 덮이지 않고 노출이 유지되기 때문에, 접촉 면적이 확보되어 용이한 제2 포토레지스트 패턴(110)의 제거가 이루어질 수 있다. 본 단계에서, 화소 전극 영역의 대부분을 덮는 화소 전극(82)이 형성된다.
이로써, 박막 트랜지스터 어레이 기판이 완성된다. 추가적으로 상기 결과물 위에 배향막을 형성하거나, 발광층 등을 형성할 수도 있음은 물론이다.
계속해서, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명한다. 본 실시예에서 상술한 본 발명의 일 실시예와 동일한 구조 및 방법에 대해서는 설명을 생략하거나 간략화한다.
도 13은 본 발명의 다른 실시예에 따른 방법으로 제조된 박막 트랜지스터 어레이 기판의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 박막 트랜지스터 어레이 기판은 보호막(71)이 드레인 전극(66) 위에 형성되어 있으며, 드레인 전극(66)으로부터 화소 전극 영역 방향으로는 형성되지 않은 점이 본 발명의 일 실시예와 다르다. 따라서, 화소 전극(82)은 아래에는 보호막(71)이 배치되지 않고 직접 드레인 전극(66)에 연결되며, 콘택홀도 존재하지 않는다.
이와 같은 박막 트랜지스터 어레이 기판을 제조하기 위해서는 상술한 본 발명의 일 실시예에 따른 제조 방법이 일부 수정된다.
즉, 도 8의 제2 포토레지스트 패턴은 제2 영역은 포함하지 않고, 제1 영역으로만 이루어지며, 도 9의 단계는 화소 전극 영역의 보호막, 돌출된 반도체층 및 저항성 접촉층, 그 하부의 게이트 절연막을 건식 식각하여 제거하는 단계 및 화소 전극 영역에 위치하는 드레인 전극을 습식 식각하여 제거하는 단계로 수정될 수 있다. 그 이전 및 이후의 단계는 본 발명의 일 실시예와 실질적으로 동일하므로 구체적인 설명은 생략하기로 한다.
한편, 본 발명의 실시예들에서는 2 이상의 다른 두께를 갖는 하나의 포토레지스트 패턴을 이용하여 데이터 배선, 저항성 접촉층 및 반도체층을 형성한 경우를 예시하였지만, 리프트 오프 공정으로 형성하거나, 데이터 배선과 저항성 접촉층 및 반도체층을 서로 다른 마스크를 사용하여 형성하는 경우에도 동일하게 적용할 수 있으며 이에 제한되지 않는다. 또한, 본 발명의 실시예들에서 채용한 다양한 박막 증착 공정으로는 기화 증착법이 적용될 수도 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 의하면, 도전성 산화물의 스텝 커버리지가 좋지 않아, 도전성 산화물로 덮이지 않은 포토레지스트 패턴 부위가 넓게 확보된다. 따라서, 포토레지스트 스트리퍼에 대한 접촉 면적이 늘어나므로, 리프트 오프법에 의한 포토레지스트 패턴의 제거가 용이하게 이루어질 수 있으며, 제조 효율이 개선될 수 있다.

Claims (14)

  1. 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 형성된 절연 기판의 전면에 보호막을 적층하는 단계;
    상기 보호막 상에 상기 박막 트랜지스터 영역에 위치하는 제1 영역 및 상기 제1 영역보다 두께가 얇으며, 화소 전극 영역에 위치하는 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막을 식각하는 단계;
    상기 포토레지스트 패턴을 에치백하여 상기 포토레지스트 패턴의 제2 영역을 제거하는 단계;
    상기 결과물의 전면에 도전성 산화물을 기화 증착하는 단계; 및
    상기 포토레지스트 패턴의 제1 영역 및 그 위에 증착된 도전성 산화물층을 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 도전성 산화물은 ITO 또는 IZO로 이루어지는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 도전성 산화물을 기화 증착하는 단계는,
    도전성 산화물 소오스를 포함하는 챔버 내에 상기 결과물을 제공하는 단계;
    상기 도전성 산화물 소오스를 가열하여 상기 도전성 산화물 소오스를 기화시키는 단계; 및
    상기 기화된 도전성 산화물이 상기 결과물에 수직한 방향으로 이동하여 상기 결과물의 전면에 증착되는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제3 항에 있어서,
    상기 도전성 산화물 소오스는 히터 또는 전자빔에 의해 가열되는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제3 항에 있어서,
    상기 기화된 도전성 산화물은 상기 챔버 내에 형성된 전계에 의해 상기 결과물에 수직한 방향으로 이동하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 포토레지스트 패턴은 제1 영역과 제2 영역 사이에 형성된 콘택홀 정의 영역을 더 포함하고, 상기 보호막을 식각하는 단계는 상기 보호막에 콘택홀을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 제2 영역은 상기 화소 전극 영역의 일부에 위치하며, 상기 보호막을 식각하는 단계는 상기 제2 영역에 의해 가리지 않은 상기 화소 전극 영역 상의 보호막을 식각하여 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제7 항에 있어서,
    상기 보호막을 식각하여 제거하는 단계 후에, 상기 제2 영역에 의해 가리지 않은 상기 화소 전극 영역 상의 게이트 절연막을 식각하여 제거하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 게이트 전극, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 형성된 절연 기판 상에 보호막을 적층하는 단계;
    상기 보호막 상에 상기 박막 트랜지스터 영역을 덮으며, 화소 전극 영역을 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 화소 전극 영역의 상기 절연 기판 상의 구조물을 제거하는 단계;
    상기 결과물의 전면에 도전성 산화물을 기화 증착하는 단계; 및
    상기 포토레지스트 패턴 및 그 위에 증착된 도전성 산화물층을 제거하는 단 계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 도전성 산화물은 ITO 또는 IZO로 이루어지는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제9 항 또는 제10 항에 있어서,
    상기 도전성 산화물을 기화 증착하는 단계는,
    도전성 산화물 소오스를 포함하는 챔버 내에 상기 결과물을 제공하는 단계;
    상기 도전성 산화물 소오스를 가열하여 상기 도전성 산화물 소오스를 기화시키는 단계; 및
    상기 기화된 도전성 산화물이 상기 결과물에 수직한 방향으로 이동하여 상기 결과물의 전면에 증착되는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 기화된 도전성 산화물은 히터 또는 전자빔에 의해 가열되는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제11 항에 있어서,
    상기 기화된 도전성 산화물은 상기 챔버 내에 형성된 전계에 의해 상기 결과물에 수직한 방향으로 이동하는 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제9 항에 있어서,
    상기 화소 전극 영역의 상기 절연 기판 상의 구조물을 제거하는 단계는,
    상기 화소 전극 영역에 위치하는 상기 보호막, 상기 반도체층 및 상기 게이트 절연막을 건식 식각하여 제거하는 단계; 및
    상기 화소 전극 영역에 위치하는 상기 드레인 전극을 습식 식각하여 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
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