KR20070076112A - Level shifter - Google Patents

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KR20070076112A
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Abstract

A level shifter is provided to prevent the generation of a leakage current and the delay of an output signal by shifting the output signal level when an input signal level is shifted. An output unit(230) outputs a boosted voltage in correspondence to an input signal. A level shifting unit(210) shifts an input signal level of the output unit according to the input signal level. A latch unit(220) maintains an output signal level of the output unit. The level shifting unit includes first and second inverters(211,212) inverting the input signal sequentially, and first and second switching units turned on or off by the output signal of the first and second inverters and shifting the input signal level of the output unit.

Description

레벨 쉬프터{LEVEL SHIFTER} Level shifter {LEVEL SHIFTER}

도1은 종래의 레벨 쉬프터의 회로도. 1 is a circuit diagram of a conventional level shifter.

도2는 도1의 동작에 따른 각 노드의 전위를 보인 파형도. Figure 2 is a waveform diagram showing the potential of each node according to the operation of Figure 1;

도3은 본 발명의 레벨 쉬프터를 도시한 구성도. 3 is a block diagram showing a level shifter of the present invention;

도4는 도3에서 래치부의 상세 회로도. 4 is a detailed circuit diagram of a latch unit in FIG.

* 도면의 주요부분에 대한 부호 설명 * Explanation of symbols on the main parts of the drawings

210 : 레벨 쉬프팅부 211,212,221,222,230 : 인버터 210: level shifting unit 211,212,221,222,230: inverter

213,214,NM21,NM22 : 엔모스 트랜지스터 213,214, NM21, NM22: NMOS transistor

220 : 래치부 PM21,PM22 : 피모스 트랜지스터 220: latch portion PM21, PM22: PMOS transistor

본 발명은 반도체 소자에 관한 것으로, 특히 레벨 쉬프터에 관한 것이다. TECHNICAL FIELD The present invention relates to semiconductor devices, and more particularly, to a level shifter.

일반적으로 레벨 쉬프터는 필요에 따라 기준 전압보다 높거나 낮은 전압을 생성하기 위해 서로 다른 전압 레벨의 전원전압을 사용하는 회로가 연결되는 부분에서 전압레벨을 변환하기 위해 사용하는 장치이다. In general, a level shifter is a device used to convert a voltage level at a part where a circuit using power voltages of different voltage levels is connected to generate a voltage higher or lower than a reference voltage as needed.

특히, 레벨 쉬프터는 반도체 메모리의 워드라인 드라이버 또는 블럭 셀력션 회로 등에 많이 사용된다.In particular, the level shifter is frequently used for word line drivers or block selection circuits of semiconductor memories.

반도체 메모리의 셀 트랜지스터는 누설전류를 줄이기 위하여 다른 노멀 트랜지스터 보다 상대적으로 큰 임계전압(Threshold Voltage)을 갖도록 설계한다. 셀 트랜지스터가 턴온되면 셀 캐패시터에 저장되어 있던 전하가 비트라인(또는 비트바 라인)에 실리거나(read 동작), 반대로 비트라인(또는 비트바 라인)으로부터 셀 캐패시터로 전달된다(write 동작).Cell transistors of semiconductor memories are designed to have a relatively larger threshold voltage than other normal transistors in order to reduce leakage current. When the cell transistor is turned on, the charge stored in the cell capacitor is loaded on the bit line (or bit bar line) (read operation) or vice versa from the bit line (or bit bar line) to the cell capacitor (write operation).

이때, 셀 트랜지스터의 큰 임계전압에 의해 비트라인의 전압레벨이 충분히 상승하지 못하여 센스앰프가 이를 검출하지 못할 수도 있다. 이러한 문제는 메모리 셀 뿐만 아니라 데이타 입출력버스라인 등과 같은 반도체 메모리의 많은 부분에서 발생한다. 상기 문제점을 해결하기 위하여 워드라인의 활성화 전압레벨을 전원전압(Vcc) 보다 높은 내부 승압전압(Vppp)을 사용하여 워드라인을 구동한다. At this time, the voltage level of the bit line may not sufficiently increase due to the large threshold voltage of the cell transistor, and thus the sense amplifier may not detect it. This problem occurs not only in memory cells but also in many parts of semiconductor memories such as data input / output bus lines. In order to solve the above problem, the word line is driven using an internal boost voltage Vppp higher than the power supply voltage Vcc.

그러나, 내부 승압전압(Vppp)은 전원전압(Vcc)에 의해 공급되는 전하를 축적하여 발생시키므로, 전원전압(Vcc)처럼 많은 량의 전력을 공급하는 것이 어렵다. 따라서 저소비 전력을 구현하기 위해서는 내부 승압전압(Vppp)을 가능한 한 적게 사용하는 것이 바람직하다.However, since the internal boosted voltage Vppp accumulates and generates charges supplied by the power supply voltage Vcc, it is difficult to supply a large amount of power like the power supply voltage Vcc. Therefore, it is desirable to use as little internal boost voltage (Vppp) as possible to realize low power consumption.

내부 승압전압(Vppp)의 소비를 억제하기 위해서는 필요한 경우에만 내부 승압전압(Vppp)이 출력되도록 하고, 필요치 않은 경우에는 내부 승압전압(Vppp)의 발생 및 출력을 억제할 필요가 있다. 이를 위해 레벨 쉬프터가 사용된다.In order to suppress the consumption of the internal boosted voltage Vppp, it is necessary to output the internal boosted voltage Vppp only when necessary, and to suppress the generation and output of the internal boosted voltage Vppp when it is not necessary. A level shifter is used for this.

도1은 종래의 레벨 쉬프터의 회로도로서 이에 도시된 바와 같이, 인버터(110)(120)(130)와, 엔모스 트랜지스터(NM1)(NM2)와, 피모스 트랜지스터(PM1)(PM2) 를 포함하여 구성된다.1 is a circuit diagram of a conventional level shifter and includes inverters 110, 120, 130, an NMOS transistor NM1 (NM2), and a PMOS transistor PM1 (PM2). It is configured by.

입력신호(Vi)를 반전시키는 인버터(110)의 출력단자는 엔모스 트랜지스터(NM1)의 게이트에 연결되고, 상기 인버터(110)의 출력신호를 반전시키는 인버터(120)의 출력단자는 엔모스 트랜지스터(NM2)의 게이트에 연결된다. The output terminal of the inverter 110 for inverting the input signal Vi is connected to the gate of the NMOS transistor NM1, and the output terminal of the inverter 120 for inverting the output signal of the inverter 110 is the NMOS transistor NM2. Is connected to the gate.

상기 피모스 트랜지스터(PM1)와 제2피모스 트랜지스터(PM2)의 소오스는 내부 전압(V2)에 연결된다. Sources of the PMOS transistor PM1 and the second PMOS transistor PM2 are connected to an internal voltage V2.

상기 피모스 트랜지스터(PM1)의 드레인은 엔모스 트랜지스터(NM1)의 드레인과 공통으로 연결되고, 상기 엔모스 트랜지스터(NM1)의 소오스는 접지된다. 상기 피모스 트랜지스터(PM2)의 드레인은 엔모스 트랜지스터(NM2)의 드레인과 공통으로 연결되고 상기 엔모스 트랜지스터(NM2)의 소오스는 접지된다.A drain of the PMOS transistor PM1 is connected in common with a drain of the NMOS transistor NM1, and a source of the NMOS transistor NM1 is grounded. The drain of the PMOS transistor PM2 is connected in common with the drain of the NMOS transistor NM2, and the source of the NMOS transistor NM2 is grounded.

또한, 상기 피모스 트랜지스터(PM1)의 게이트는 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)의 드레인에 공통 연결되고, 상기 피모스 트랜지스터(PM2)의 게이트는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인에 공통 연결된다.In addition, the gate of the PMOS transistor PM1 is commonly connected to the drains of the PMOS transistor PM2 and the NMOS transistor NM2, and the gate of the PMOS transistor PM2 is connected to the PMOS transistor PM1 and the yen. Commonly connected to the drain of the MOS transistor NM1.

상기 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)의 공통 드레인은 인버터(130)의 입력단자에 연결되고, 상기 인버터(130)는 전압(V2) 또는 접지전압(VSS)을 출력한다. The common drain of the PMOS transistor PM2 and the NMOS transistor NM2 is connected to an input terminal of the inverter 130, and the inverter 130 outputs a voltage V2 or a ground voltage VSS.

이와같이 구성된 종래의 레벨 쉬프터에 대한 동작을 설명하면 다음과 같다. The operation of the conventional level shifter configured as described above is as follows.

입력신호(Vi)는 인버터(110)를 통해 반전되고 그 반전된 신호는 인버터(120)를 통해 다시 반전된다. The input signal Vi is inverted through the inverter 110 and the inverted signal is inverted again through the inverter 120.

예를 들어, 입력신호(Vi)가 접지전압(Vss) 레벨에서 고전위(Vcc) 레벨로 바뀌면, 인버터(110)의 출력단자에 접속된 노드C의 전위는 고전위(Vcc) 레벨에서 접지전압(Vss) 레벨로 바뀌게 되며, 인버터(120)는 상기 노드C의 접지전압(Vss) 레벨의 신호를 반전하므로 노드D의 전위는 고전위(Vcc) 레벨로 바뀌게 된다. For example, when the input signal Vi is changed from the ground voltage Vss level to the high potential Vcc level, the potential of the node C connected to the output terminal of the inverter 110 becomes the ground voltage at the high potential Vcc level. And the inverter 120 inverts the signal of the ground voltage Vss level of the node C, so that the potential of the node D changes to the high potential (Vcc) level.

이때, 노드D의 전위가 접지전압(Vss) 레벨에서 고전위(Vcc) 레벨로 바뀌므로 엔모스 트랜지스터(NM2)가 턴온되므로 노드B의 전위는 풀다운 구동에 의해 내부전압(Vpp) 레벨에서 접지전압(Vss) 레벨로 바뀌게 된다. 상기에서 Vpp>Vcc이다. At this time, since the potential of the node D is changed from the ground voltage (Vss) level to the high potential (Vcc) level, the NMOS transistor NM2 is turned on, so the potential of the node B is grounded at the internal voltage (Vpp) level by the pull-down driving. It will change to the (Vss) level. In the above, Vpp> Vcc.

이에 따라, 엔모스 트랜지스터(NM2)의 턴온에 의해 노드B의 전위가 접지전압(Vss) 레벨이 되므로 피모스 트랜지스터(PM1)이 턴온되고, 상기 피모스 트랜지스터(PM1)의 턴온에 의해 노드A의 전위가 내부 전압(Vpp) 레벨이 되어 피모스 트랜지스터(PM2)는 턴오프 상태를 유지하게 된다. Accordingly, since the potential of the node B becomes the ground voltage (Vss) level by turning on the NMOS transistor NM2, the PMOS transistor PM1 is turned on, and the PMOS transistor PM1 is turned on to turn on the node A. The potential is at the internal voltage level Vpp so that the PMOS transistor PM2 is maintained in the turned off state.

따라서, 인버터(130)는 노드B의 접지전압(Vss) 레벨의 신호를 반전하여 내부전압(Vpp) 레벨의 신호를 출력하게 된다. Accordingly, the inverter 130 inverts the signal of the ground voltage Vss level of the node B to output a signal of the internal voltage Vpp level.

반대로, 입력신호(Vi)가 고전위(Vcc) 레벨에서 접지전압(Vss) 레벨로 바뀌면 인버터(110)에 의해 노드C의 전위는 고전위(Vcc) 레벨로 천이되고, 인버터(120)에 의해 노드D의 전위는 접지전압(Vss) 레벨로 천이된다. On the contrary, when the input signal Vi is changed from the high potential (Vcc) level to the ground voltage (Vss) level, the potential of the node C is shifted to the high potential (Vcc) level by the inverter 110, and is driven by the inverter 120. The potential of the node D transitions to the ground voltage Vss level.

이때, 노드C의 고전위(Vcc) 신호에 의해 엔모스 트랜지스터(NM1)가 턴온되고, 노드D의 접지전압(Vss) 전위에 의해 엔모스 트랜지스터(NM2)가 턴오프된다. At this time, the NMOS transistor NM1 is turned on by the high potential Vcc signal of the node C, and the NMOS transistor NM2 is turned off by the ground voltage Vss potential of the node D.

이에 따라, 상기 엔모스 트랜지스터(NM1)의 턴온에 의해 노드A의 전위가 접지전압(Vss) 레벨로 되므로 상기 접지전압(Vss)가 게이트 단자에 인가되는 피모스 트랜지스터(PM2)가 턴온되어 노드B의 전위가 내부 전압(Vpp) 레벨로 천이되고, 상기 노드B의 내부전압(Vpp) 레벨의 신호가 게이트 단자에 인가된 피모스 트랜지스터(PM1)는 턴오프되어 상기 노드A의 전위는 접지전압(Vss) 레벨을 유지하게 된다. Accordingly, since the potential of the node A becomes the ground voltage Vss level by turning on the NMOS transistor NM1, the PMOS transistor PM2 to which the ground voltage Vss is applied to the gate terminal is turned on to thereby turn on the node B. PMOS transistor PM1 to which the potential of is shifted to the internal voltage (Vpp) level, and the signal of the internal voltage (Vpp) level of the node B is applied to the gate terminal is turned off, so that the potential of the node A is the ground voltage ( Vss) level.

따라서, 인버터(130)는 노드B의 내부전압(Vpp) 레벨의 신호를 반전하여 접지전압(Vss) 레벨의 신호를 출력하게 된다. Accordingly, the inverter 130 inverts the signal of the internal voltage Vpp level of the node B to output a signal of the ground voltage Vss level.

즉, 도1의 레벨 쉬프터는 입력신호의 레벨이 변경될 때마다 상기 동작을 수행함으로써 도2의 파형도에 도시된 바와 같이 소정 전압 레벨(Vcc 또는 Vss)의 신호를 입력받아 다른 전압 레벨(Vss 또는 Vpp)의 신호를 출력하는 역할을 수행하는 것이다. That is, the level shifter of FIG. 1 receives the signal having a predetermined voltage level (Vcc or Vss) as shown in the waveform diagram of FIG. 2 by performing the above operation whenever the level of the input signal is changed. Or it outputs a signal of Vpp).

그러나, 종래에는 입력신호의 레벨이 변하는 순간에 모스 트랜지스터(PM1)(NM1) 또는 모스 트랜지스터(PM2)(NM2)가 동시에 턴온되는 구간이 발생하여 V2 전원과 접지 전원 간에 전류 통로가 형성됨에 따라 누설전류가 발생하고 이로 인해 출력신호가 지연되어 출력되는 문제점이 있었다. However, conventionally, a section in which the MOS transistors PM1 (NM1) or the MOS transistors PM2 (NM2) are turned on at the same time as the level of the input signal changes, thus leaking as a current path is formed between the V2 power supply and the ground power supply. There is a problem in that a current is generated and the output signal is delayed and output.

그런데, 종래의 레벨 쉬프터를 구성하는 엔모스 트랜지스터(NM1)(NM2)의 전류 구동 능력을 충분히 크게 하여 피모스 트랜지스터(PM1)(PM2)의 스위칭 속도를 높이는 방법을 통해 상기 종래의 문제점을 개선하여 레벨 쉬프터의 동작 성능을 향상킬 수 있다. However, the conventional problem is improved by increasing the switching speed of the PMOS transistors PM1 and PM2 by sufficiently increasing the current driving capability of the NMOS transistors NM1 and NM2 constituting the conventional level shifter. It can improve the operation performance of the level shifter.

하지만, 종래의 레벨 쉬프터에 대해 전류 구동 능력을 향상시키기 위해서는 스위칭 소자의 크기를 증가시켜야 하고 이는 레이아웃 면적의 증가를 초래하며, 아 울러 입력전압과 출력 전압의 레벨 차가 커질수록 엔모스 트랜지스터의 크기도 커져야 하는 문제점이 있다. However, in order to improve the current driving capability of the conventional level shifter, the size of the switching element must be increased, which increases the layout area. In addition, as the level difference between the input voltage and the output voltage increases, the size of the NMOS transistor also increases. There is a problem that must be large.

또한, 종래의 레벨 쉬프터는 엔모스 트랜지스터와 피모스 트랜지스터 간의 전류 구동 능력의 차로 인해 동작시간이 지연되는 문제점이 있다. In addition, the conventional level shifter has a problem that the operation time is delayed due to the difference in current driving capability between the NMOS transistor and the PMOS transistor.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 입력신호의 레벨이 천이되는 시점에서 출력신호의 레벨이 천이되도록 함으로써 누설전류 발생 및 출력신호 지연을 방지하도록 창안한 레벨 쉬프터를 제공하는데 목적이 있다. Accordingly, an object of the present invention is to provide a level shifter designed to prevent leakage current generation and output signal delay by causing the level of the output signal to transition at the time when the level of the input signal transitions in order to improve the conventional problem.

또한, 본 발명은 출력신호의 레벨을 일정하게 유지시키도록 함에 목적이 있다. It is also an object of the present invention to keep the level of the output signal constant.

본 발명은 상기의 목적을 달성하기 위하여 입력신호에 대응하여 승압전압을 출력하는 출력부와, 입력신호의 레벨변화에 따라 상기 출력부의 입력단자 전위 레벨을 천이시키는 레벨 쉬프팅부와, 상기 출력부의 출력신호 레벨을 유지시키는 래치부를 포함하여 구성함을 특징으로 한다. The present invention provides an output unit for outputting a boosted voltage in response to an input signal, a level shifting unit for shifting the input terminal potential level of the output unit in response to a change in the level of the input signal, and an output unit of the output unit. And a latch portion for maintaining a signal level.

상기 출력부는 인버터로 구성함을 특징으로 한다. The output unit may be configured as an inverter.

상기 레벨 쉬프팅부는 입력신호를 순차적으로 반전하는 제1,제2 인버터와, 상기 제1,제2 인버터의 출력신호에 의해 턴온 또는 턴오프되어 출력부의 입력신호 레벨을 천이시키는 제1,제2 스위칭 소자를 포함하여 구성함을 특징으로 한다. The level shifting unit may be turned on or off by the first and second inverters sequentially inverting the input signal, and the first and second switching units transition the input signal levels of the output unit by the output signals of the first and second inverters. It is characterized by including a device.

상기 제1,제2 스위칭 소자는 피모스 트랜지스터 또는 엔모스 트랜지스터로 구성함을 특징으로 한다. The first and second switching elements may be configured of a PMOS transistor or an NMOS transistor.

이하, 본 발명을 설명하면 다음과 같다. Hereinafter, the present invention will be described.

본 발명의 기술적 구성요지는 바람직한 실시 예에서 상세히 설명하기로 한다. 본 발명의 바람직한 실시 예에서는 구체적인 처리 흐름과 같은 많은 특정 상세 설명들을 기재함은 물론 도면을 첨부하여 본 발명에 대한 전반적인 이해를 돕기로 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.Technical configuration of the present invention will be described in detail in the preferred embodiment. In the preferred embodiment of the present invention will be described a number of specific details such as a specific processing flow as well as accompanying drawings to help the overall understanding of the present invention. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

도3은 본 발명의 실시 예를 위한 레벨 쉬프터의 구성도로서 이에 도시한 바와 같이, 입력신호(Vi)에 대응하여 전압(Vpp 또는 Vss)을 출력하는 출력부로서의 인버터(230)와, 입력신호(Vi)의 레벨 변화를 상기 인버터(230)의 입력단자 레벨을 천이시키는 레벨 쉬프팅부(210)와, 상기 인버터(230)의 입력단자와 레벨 쉬프팅부(210)의 출력단자에 접속되어 상기 인버터(230)의 출력신호(Vo) 레벨을 유지시키는 래치부(220)로 구성한다. 3 is a configuration diagram of a level shifter for an embodiment of the present invention, as shown therein, an inverter 230 as an output unit for outputting a voltage Vpp or Vss in response to an input signal Vi, and an input signal. The inverter is connected to a level shifting unit 210 for shifting a level change of Vi to an input terminal level of the inverter 230, an input terminal of the inverter 230, and an output terminal of the level shifting unit 210. The latch unit 220 maintains the output signal Vo level at 230.

상기 레벨 쉬프팅부(210)는 입력신호(Vi)를 순차적으로 반전하는 인버터(211)(212)와, 상기 인버터(211)의 고전위(Vcc) 출력 신호에 의해 턴온되어 내부 전압(V2)이 인버터(230)에 인가되도록 래치부(220)를 구동시키는 엔모스 트랜지스터(213)와, 상기 인버터(212)의 고전위 출력 신호에 의해 턴온되어 상기 인버터(230)의 입력단자 레벨을 접지 전압(Vss) 레벨로 천이시키는 엔모스 트랜지스터(214)로 구성한다. The level shifting unit 210 is turned on by the inverters 211 and 212 that sequentially invert the input signal Vi, and the high voltage (Vcc) output signal of the inverter 211 so that the internal voltage V2 is increased. The NMOS transistor 213 for driving the latch unit 220 to be applied to the inverter 230 and the high voltage output signal of the inverter 212 are turned on to supply the input terminal level of the inverter 230 to a ground voltage. NMOS transistor 214 transitions to the Vss) level.

상기 래치부(220)는 출력단자와 입력단자가 서로 공통 연결되는 인버터(221)(222)로 구성한다. The latch unit 220 includes inverters 221 and 222 in which output terminals and input terminals are commonly connected to each other.

상기 인버터(221)(222)는 도4의 상세 회로도에 도시한 바와 같이 구성한다. The inverters 221 and 222 are configured as shown in the detailed circuit diagram of FIG.

상기 인버터(221)는 내부 전압(Vpp)과 접지 전압(Vss) 사이에 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)를 순차 직렬 연결하고, 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)의 게이트를 공통 접속하여 인버터(222)의 출력단자와 인버터(230)의 입력단자에 공통 연결하며, 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)의 공통 드레인을 레벨 쉬프팅부(210)에 구비된 엔모스 트랜지스터(213)의 드레인 단자와 상기 인버터(222)의 입력단자에 공통 연결하여 구성한다. The inverter 221 sequentially connects the PMOS transistor PM21 and the NMOS transistor NM21 in series between an internal voltage Vpp and the ground voltage Vss, and the PMOS transistor PM21 and the NMOS transistor ( The gates of the NM21 are commonly connected to each other so as to be commonly connected to the output terminal of the inverter 222 and the input terminal of the inverter 230, and a level shifting part of the common drain of the PMOS transistor PM21 and the NMOS transistor NM21 is performed. The drain terminal of the NMOS transistor 213 provided in 210 and the input terminal of the inverter 222 are configured in common.

상기 인버터(222)는 내부 전압(Vpp)과 접지 전압(Vss) 사이에 피모스 트랜지스터(PM22)와 엔모스 트랜지스터(NM22)를 순차 직렬 연결하고, 상기 피모스 트랜지스터(PM22)와 엔모스 트랜지스터(NM22)의 게이트를 공통 접속하여 인버터(221)의 출력단자와 레벨 쉬프팅부(210)에 구비된 엔모스 트랜지스터(213)의 드레인 단자에 공통 연결하며, 상기 피모스 트랜지스터(PM22)와 엔모스 트랜지스터(NM22)의 공통 드레인을 레벨 쉬프팅부(210)에 구비된 엔모스 트랜지스터(214)의 드레인 단자와 인버터(230)의 입력단자에 공통 연결하여 구성한다. The inverter 222 sequentially connects the PMOS transistor PM22 and the NMOS transistor NM22 in series between an internal voltage Vpp and the ground voltage Vss, and the PMOS transistor PM22 and the NMOS transistor ( The gate of the NM22 is connected in common to the output terminal of the inverter 221 and the drain terminal of the NMOS transistor 213 included in the level shifting unit 210. The PMOS transistor PM22 and the NMOS transistor are commonly connected to each other. The common drain of the NM22 is commonly connected to the drain terminal of the NMOS transistor 214 provided in the level shifting unit 210 and the input terminal of the inverter 230.

이와 같이 구성한 본 발명의 실시 예에 대한 동작 및 작용 효과를 설명하면 다음과 같다. Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.

입력신호(Vi)가 레벨 쉬프팅부(210)에 입력되면 인버터(211)는 상기 입력신호(Vi)를 반전시켜 노드C의 전위 레벨을 천이시키고 인버터(212)는 상기 노드C의 신호를 반전시켜 노드(D)의 전위 레벨을 천이시킨다. When the input signal Vi is input to the level shifting unit 210, the inverter 211 inverts the input signal Vi to shift the potential level of the node C, and the inverter 212 inverts the signal of the node C. The potential level of the node D is shifted.

예를 들어, 입력신호(Vi)가 접지전압(Vss) 레벨에서 고전위(Vcc) 레벨로 바뀌면, 인버터(211)의 출력단자에 접속된 노드C의 전위가 고전위(Vcc) 레벨에서 접지전압(Vss) 레벨로 바뀌게 되며, 인버터(212)가 상기 노드C의 접지전압(Vss) 레벨의 신호를 반전시키므로 노드D의 전위가 고전위(Vcc) 레벨로 바뀌게 된다. For example, when the input signal Vi is changed from the ground voltage Vss level to the high potential Vcc level, the potential of the node C connected to the output terminal of the inverter 211 becomes the ground voltage at the high potential Vcc level. (Vss) level, the inverter 212 inverts the signal of the ground voltage (Vss) level of the node C, so that the potential of the node D is changed to the high potential (Vcc) level.

이때, 노드D의 전위가 접지전압(Vss) 레벨에서 고전위(Vcc) 레벨로 바뀌면 레벨 쉬프팅부(210)에 구비된 엔모스 트랜지스터(214)가 턴오프 상태에서 턴온 상태로 천이되므로 노드B의 전위가 내부전압(Vpp) 레벨에서 접지전압(Vss) 레벨로 바뀌게 된다. 상기에서 Vpp>Vcc이다. At this time, when the potential of the node D changes from the ground voltage (Vss) level to the high potential (Vcc) level, the NMOS transistor 214 provided in the level shifting unit 210 transitions from the turn-off state to the turn-on state, so that The potential changes from the internal voltage (Vpp) level to the ground voltage (Vss) level. In the above, Vpp> Vcc.

따라서, 인버터(230)는 내부전압(Vpp) 레벨의 신호를 출력하게 된다. Accordingly, the inverter 230 outputs a signal having an internal voltage (Vpp) level.

이때, 래치부(220)는 상기 엔모스 트랜지스터(214)가 턴온되어 인버터(221)의 입력단자가 접지전압(Vss) 레벨로 천이되므로 상기 인버터(221)가 내부 전압(Vpp) 레벨의 신호를 출력하고 상기 인버터(221)의 내부 전압(Vpp) 레벨의 신호에 의해 인버터(222)가 접지전압(Vss) 레벨의 신호를 출력하게 된다. In this case, since the NMOS transistor 214 is turned on and the input terminal of the inverter 221 transitions to the ground voltage Vss level, the latch unit 220 outputs a signal having an internal voltage Vpp level. The inverter 222 outputs a signal of the ground voltage Vss level by the signal of the internal voltage Vpp level of the inverter 221.

즉, 래치부(220)에 구비된 인버터(221)는 엔모스 트랜지스터(214)의 턴온에 의해 피모스 트랜지스터(PM21)의 게이트 단자가 접지전압(Vss) 레벨로 천이되어 상기 피모스 트랜지스터(PM21)가 턴온되며 이로 인해 노드A의 전위가 내부 전압(Vpp) 레벨로 천이되어 유지되고, 상기 노드A의 내부전압(Vpp) 레벨 신호에 의해 인버터(222)는 엔모스 트랜지스터(NM22)가 턴온되어 상기 엔모스 트랜지스터(214)의 턴온에 의해 천이된 노드B의 접지전압(Vss) 레벨을 유지시키게 된다. That is, in the inverter 221 provided in the latch unit 220, the gate terminal of the PMOS transistor PM21 transitions to the ground voltage Vss level by turning on the NMOS transistor 214, and thus the PMOS transistor PM21. ) Is turned on so that the potential of the node A is maintained at the internal voltage (Vpp) level, and the inverter 222 is turned on by the NMOS transistor NM22 by the internal voltage (Vpp) level signal of the node A. The ground voltage Vss level of the node B transitioned by the turn-on of the NMOS transistor 214 is maintained.

다시 말해서, 래치부(220)는 입력신호(Vi)의 레벨이 바뀌지 않는 한 상기 엔 모스 트랜지스터(214)의 턴온에 의해 접지전압(Vss) 레벨로 천이된 노드B의 전위 레벨을 유지시키는 것은 물론 노드A의 내부 전압(Vpp) 레벨도 유지시키게 된다. In other words, unless the level of the input signal Vi is changed, the latch unit 220 not only maintains the potential level of the node B transitioned to the ground voltage Vss level by turning on the transistor 214. The internal voltage (Vpp) level of node A is also maintained.

따라서, 인버터(230)는 내부 전압(Vpp) 레벨의 신호를 안정적으로 출력하게 된다. Accordingly, the inverter 230 stably outputs a signal having an internal voltage level Vpp.

반대로, 입력신호(Vi) 레벨이 고전위(Vcc) 레벨에서 접지전압(Vss) 레벨로 천이되면 레벨 쉬프팅부(210)는 인버터(211)가 노드(C)로 고전위(Vcc) 신호를 출력하고 인버터(212)가 상기 노드C의 고전위(Vcc) 신호를 반전시켜 노드(D)의 전위를 접지전압(Vss) 레벨로 천이시키게 된다. On the contrary, when the input signal Vi level changes from the high potential Vcc level to the ground voltage Vss level, the level shifting unit 210 outputs a high potential Vcc signal to the node C by the inverter 211. Inverter 212 then inverts the high potential (Vcc) signal of node C to transition the potential of node D to ground voltage Vss.

이때, 인버터(211)에서 출력되는 고전위(Vcc) 신호에 의해 엔모스 트랜지스터(213)가 턴온되므로 래치부(220)는 인버터(222)의 입력단자가 내부전압(Vpp) 레벨에서 접지전압(Vss) 레벨로 천이하게 된다. At this time, since the NMOS transistor 213 is turned on by the high potential (Vcc) signal output from the inverter 211, the latch unit 220 has a ground voltage (V) at an input voltage of the inverter 222. Vss) level.

이에 따라, 래치부(220)는 엔모스 트랜지스터(213)의 턴온에 의해 인버터(222)를 구성하는 피모스 트랜지스터(PM22)가 턴온되어 노드B의 전위가 접지전압(Vss) 레벨에서 내부전압(Vpp) 레벨로 천이되고, 상기 노드B의 내부전압(Vpp) 레벨 신호에 의해 인버터(221)를 구성하는 엔모스 트랜지스터(NM21)가 턴온됨으로 노드A의 접지전압(Vss) 레벨이 유지되게 된다. Accordingly, the latch unit 220 has the PMOS transistor PM22 constituting the inverter 222 turned on by turning on the NMOS transistor 213 so that the potential of the node B becomes the internal voltage (Vss) at the ground voltage Vss level. The NMOS transistor NM21 constituting the inverter 221 is turned on by the internal voltage Vpp level signal of the node B, and thus the ground voltage Vss level of the node A is maintained.

따라서, 래치부(220)에 의해 노드B의 전위가 내부전압(Vpp) 레벨로 유지되므로 인버터(230)의 출력 신호는 접지전압(Vss) 레벨로 출력된다. Therefore, since the potential of the node B is maintained at the internal voltage Vpp level by the latch unit 220, the output signal of the inverter 230 is output at the ground voltage Vss level.

한편, 상기에서 본 발명의 바람직한 실시예에 대해 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것이 아니라 본 발명과 관련된 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있을 것이다. On the other hand, while the preferred embodiment of the present invention has been described above, the present invention is not limited to the above embodiments, those skilled in the art related to the present invention and the spirit of the present invention described in the claims Various modifications and variations of the present invention will be possible without departing from the scope thereof.

상기에서 상세히 설명한 바와 같이 본 발명은 레벨 쉬프팅부에 의해 입력신호의 레벨 천이가 바로 래치부에 전달되고 이로 인해 출력신호의 레벨 천이가 빠른 속도로 이루어짐으로 종래의 지연 처리를 해소시킬 수 있는 것은 물론 누설전류 발생도 방지할 수 있는 효과가 있다. As described in detail above, in the present invention, the level shifting of the input signal is directly transmitted to the latching unit by the level shifting unit, and thus, the level shifting of the output signal is made at a high speed. The leakage current can also be prevented.

Claims (8)

입력신호에 대응하여 승압전압을 출력하는 출력 수단은, Output means for outputting a boosted voltage in response to the input signal, 입력신호 레벨에 따라 상기 출력 수단의 입력신호 레벨을 천이시키는 레벨 쉬프팅 수단과, Level shifting means for shifting an input signal level of the output means in accordance with an input signal level; 상기 출력 수단의 출력신호 레벨을 유지시키는 래치 수단을 포함하여 구성함을 특징으로 하는 레벨 쉬프터. And latch means for holding an output signal level of the output means. 제1항에 있어서, 출력 수단은 인버터로 구성함을 특징으로 하는 레벨 쉬프터. The level shifter according to claim 1, wherein the output means comprises an inverter. 제1항에 있어서, 레벨 쉬프팅 수단은 The method of claim 1 wherein the level shifting means 입력신호를 순차적으로 반전하는 제1,제2 인버터와, First and second inverters for inverting an input signal sequentially; 상기 제1,제2 인버터의 출력신호에 의해 턴온 또는 턴오프되어 출력 수단의 입력신호 레벨을 천이시키는 제1,제2 스위칭 소자를 포함하여 구성함을 특징으로 하는 레벨 쉬프터. And first and second switching elements which are turned on or off by the output signals of the first and second inverters to shift the input signal level of the output means. 제3항에 있어서, 제1,제2 스위칭 소자는 피모스 트랜지스터 또는 엔모스 트랜지스터로 각기 구성함을 특징으로 하는 레벨 쉬프터. The level shifter of claim 3, wherein the first and second switching elements are formed of PMOS transistors or NMOS transistors, respectively. 제1항에 있어서, 래치 수단은 The method of claim 1 wherein the latch means 출력수단의 입력단자와 레벨 쉬프팅 수단의 출력단자에 접속하여 구성함을 특징으로 하는 레벨 쉬프터. And a level shifter connected to an input terminal of the output means and an output terminal of the level shifting means. 제1항 또는 제5항에 있어서, 래치 수단은 The method of claim 1 or 5, wherein the latch means 상호간에 출력단자와 입력단자가 공통 연결되는 제1,제2 인버터로 구성함을 특징으로 하는 레벨 쉬프터. A level shifter comprising: first and second inverters having an output terminal and an input terminal connected to each other in common. 제6항에 있어서, 제1 인버터는 The method of claim 6, wherein the first inverter 내부 전압과 접지 전압 사이에 피모스 트랜지스터와 엔모스 트랜지스터를 순차 직렬 연결하고, 상기 피모스 트랜지스터와 엔모스 트랜지스터의 게이트를 공통 접속하여 제2 인버터의 출력단자와 출력 수단의 입력단자에 공통 연결하며, 상기 피모스 트랜지스터와 엔모스 트랜지스터의 공통 드레인을 레벨 쉬프팅 수단의 제1 출력단자와 상기 제2 인버터의 입력단자에 공통 연결하여 구성함을 특징으로 하는 레벨 쉬프터. The PMOS transistor and the NMOS transistor are serially connected between the internal voltage and the ground voltage, the gates of the PMOS transistor and the NMOS transistor are connected in common, and commonly connected to the output terminal of the second inverter and the input terminal of the output means. And a common drain of the PMOS transistor and the NMOS transistor connected in common with a first output terminal of a level shifting means and an input terminal of the second inverter. 제6항에 있어서, 제2 인버터는 The method of claim 6, wherein the second inverter 내부 전압과 접지 전압 사이에 피모스 트랜지스터와 엔모스 트랜지스터를 순차 직렬 연결하고, 상기 피모스 트랜지스터와 엔모스 트랜지스터의 게이트를 공통 접속하여 제1 인버터의 출력단자와 레벨 쉬프팅 수단의 제1 출력 단자에 공통 연결 하며, 상기 피모스 트랜지스터와 엔모스 트랜지스터의 공통 드레인을 레벨 쉬프팅 수단의 제2 출력단자와 출력 수단의 입력단자에 공통 연결하여 구성함을 특징으로 하는 레벨 쉬프터.The PMOS transistor and the NMOS transistor are sequentially connected in series between an internal voltage and a ground voltage, and the gates of the PMOS transistor and the NMOS transistor are connected in common to the output terminal of the first inverter and the first output terminal of the level shifting means. And a common drain, wherein the common drain of the PMOS transistor and the NMOS transistor is commonly connected to the second output terminal of the level shifting means and the input terminal of the output means.
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KR101526892B1 (en) * 2013-10-31 2015-06-10 현대오트론 주식회사 Apparatus and method for shifting voltage level

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