KR100369357B1 - Semicondutor ROM with Low power Sense Amplifier - Google Patents

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KR100369357B1
KR100369357B1 KR10-1999-0063674A KR19990063674A KR100369357B1 KR 100369357 B1 KR100369357 B1 KR 100369357B1 KR 19990063674 A KR19990063674 A KR 19990063674A KR 100369357 B1 KR100369357 B1 KR 100369357B1
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Abstract

본 발명은 반도체 낮은 비트선 전압으로 프리차지시켜 반도체장치의 소비전력을 감소시키고 이러한 낮은 비트선의 전압을 센스 증폭하기 위한 반도체 롬(ROM) 장치의 센스 앰프를 제공하고자 하는 것으로써, 이를 위한 상기 목적을 달성하기 위하여 본 발명은 다수개의 워드라인과 상기 워드라인에 각각 연결된 다수개의 비트라인을 구비하여, 상기 다수개의 워드라인중 하나의 워드라인에 의해 선택된 비트선(BIT)에 인가된 신호를 센싱하여 데이터로 출력하는 센스앰프를 구비한 반도체 롬에 있어서, 상기 센스앰프는 상기 비트선(BIT)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 피모스트랜지스터; 상기 비트선(BIT)과 클록신호(CK)를 게이트단으로 각각 입력받고 상기 제1노드와 접지단 사이에 직렬연결된 제1 및 제2 앤모스트랜지스터; 상기 제1노드가 게이트단에 연결되고 소스-드레인 경로가 상기 비트선(BIT)과 제2 노드 사이에 형성된 제3 앤모스트랜지스터; 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 제2 노드 사이에 형성된 제4 앤모스트랜지스터; 및 상기 제2 노드의 신호를 반전하여 상기 데이터로 출력하는 인버터를 구비하는 반도체 롬을 제공한다.An object of the present invention is to provide a sense amplifier of a semiconductor ROM device for precharging the semiconductor low bit line voltage to reduce the power consumption of the semiconductor device and sense amplify the voltage of the low bit line. The present invention has a plurality of word lines and a plurality of bit lines connected to the word lines, respectively, to sense a signal applied to a bit line BIT selected by one word line of the plurality of word lines. A semiconductor ROM having a sense amplifier for outputting data as a data, the sense amplifier comprising: a PMOS transistor having a bit line (BIT) input to a gate terminal and a source-drain path formed between a power supply voltage and a first node; First and second NMOS transistors respectively receiving the bit line BIT and the clock signal CK through a gate terminal, and being connected in series between the first node and a ground terminal; A third NMOS transistor having a first node connected to a gate terminal and a source-drain path formed between the bit line and the second node; A fourth NMOS transistor having the clock signal CK input to a gate terminal and a source-drain path formed between a power supply voltage and the second node; And an inverter that inverts the signal of the second node and outputs the data as the data.

Description

저 소비 전력 센스 앰프를 구비한 반도체 롬{Semicondutor ROM with Low power Sense Amplifier}Semiconductor ROM with Low Power Sense Amplifier

본 발명은 반도체 장치에 관한 것으로, 특히 롬(ROM) 센스 엠프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a ROM sense amplifier.

일반적으로 롬(ROM)은 휴대용 전자제품에 메모리로써 장착되는 반도체 장치이다.In general, a ROM is a semiconductor device mounted as a memory in a portable electronic product.

도1은 종래의 롬을 간략화하여 42 롬의 경우를 나타낸 회로도이다.1 is a simplified view of a conventional ROM 4 A circuit diagram showing the case of 2 ROM.

상기 도1을 참조하면, 종래기술의 롬은 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제2비트선(BIT1) 사이에 형성된 제1 및 제2엔모스트랜지스터(NP10, NP11)와, 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1비트선(BIT0) 사이에 형성된 제3 및 제4엔모스트랜지스터(NP00, NP01)와, 제3워드라인신호(WL3)를 게이트단으로 입력받고 소스-드레인 경로가 제2비트선(BIT1)과 접지단 사이에 형성된 제5엔모스트랜지스터(NC31)와, 제1워드라인신호(WL1)을 게이트단으로 입력받고 소스-드레인 경로가 제2비트선(BIT1)과 접지단 사이에 형성된 제6엔모스트랜지스터(NC10)와, 제3워드라인신호(WL3)를 게이트단으로 입력받고 소스-드레인 경로가 제1비트선(BIT0)과 접지단 사이에 형성된 제7엔모스트랜지스터(NC30)와, 제2워드라인신호(WL2)를 게이트단으로 입력받고 소스-드레인 경로가 제1비트선(BIT0)과 접지단 사이에 형성된 제8엔모스트랜지스터와, 제2비트선(BIT1)의 신호를 반전하여 제2출력신호(D1)을 출력하는 제2인버터(100)와, 제1비트선(BIT0)의 신호를 반전하여 제1출력신호(D0)을 출력하는 제1인버터(110)을 구비한다.Referring to FIG. 1, the ROM of the prior art receives a clock signal CK through a gate terminal and a first and second NMOS transistors having a source-drain path formed between a power supply voltage and a second bit line BIT1. Third and fourth NMOS transistors NP00 and NP01 having NP10 and NP11 and a clock signal CK input to a gate terminal, and a source-drain path formed between a power supply voltage and a first bit line BIT0; The fifth NMOS transistor NC31 and the first word line signal WL1 having the third word line signal WL3 input to the gate terminal and having a source-drain path formed between the second bit line BIT1 and the ground terminal. Is inputted to the gate terminal, and the source-drain path is input between the sixth NMOS transistor NC10 and the third word line signal WL3 formed between the second bit line BIT1 and the ground terminal. The seventh NMOS transistor NC30 and the second word line signal W having a drain path formed between the first bit line BIT0 and the ground terminal. L2) is inputted to the gate terminal, and the source-drain path is inverted between the eighth NMOS transistor and the second bit line BIT1 formed between the first bit line BIT0 and the ground terminal, and the second output signal ( A second inverter 100 for outputting D1) and a first inverter 110 for outputting the first output signal D0 by inverting the signal of the first bit line BIT0.

프리차지 동작을 살펴보면, 상기 클록신호(CK)가 논리 하이일 때 상기 제1 내지 제3워드라인은 모두 논리 로우이다. 이경우 상기 상기 제1 및 제2엔모스트랜지스터(NP10, NP11)가 온(On)되어 제2비트선(BIT1)이 논리 하이로 프리차지되고 상기 제3 및 제4엔모스트랜지스터(NP00, NP01)이 온(On)되어 상기 제1비트선(BIT0)이 논리 하이로 프리차지된다.Referring to the precharge operation, when the clock signal CK is logic high, all of the first to third word lines are logic low. In this case, the first and second NMOS transistors NP10 and NP11 are turned on to precharge the second bit line BIT1 to logic high, and the third and fourth NMOS transistors NP00 and NP01. Is turned on to precharge the first bit line BIT0 to logic high.

이벨류에이션(Evaluation) 동작을 살펴보면, 상기 클록신호(CK)가 논리 로우일 때 상기 제1 내지 제3워드라인 중의 하나가 논리 하이이다. 어드레스 디코딩 결과 상기 제3워드라인(WL3)만 논리 하이이고 나머지 워드라인은 논리 로우가 되었다고 가정하면, 상기 클록신호(CK)가 논리 로우이므로 상기 제1 및 제2엔모스트랜지스터(NP10, NP11)이 모두 오프(Off)된 상태에서 롬 셀인 상기 제5엔모스트랜지스터(NC31)이 온(On)되므로 상기 제2비트선(BIT1)은 논리 로우로 디스차지(Discharge)되고 제2출력신호(D1)은 논리 하이가 된다. 제1비트선(BIT0)도 역시 롬 셀인 상기 제7엔모스트랜지스터(NC30)에 의하여 디스차지되어 상기 제1출력신호(D0)도 논리 하이가 된다.Referring to the evaluation operation, one of the first to third word lines is logic high when the clock signal CK is logic low. Assuming that only the third word line WL3 is logic high and the remaining word lines are logic low as a result of address decoding, the first and second NMOS transistors NP10 and NP11 because the clock signal CK is logic low. Since the fifth NMOS transistor NC31, which is a ROM cell, is turned on in the OFF state, the second bit line BIT1 is discharged to a logic low and the second output signal D1. ) Becomes logical high. The first bit line BIT0 is also discharged by the seventh NMOS transistor NC30, which is also a ROM cell, so that the first output signal D0 is also logic high.

어드레스 디코딩 결과 상기 제2워드라인(WL2)만 하이이고 나머지 워드라인들은 논리 로우가 되었다면, 상기 제2비트선(BIT1)에는 제2워드라인(WL2)에 연결된 롬 셀이 없으므로 프리차지 상태인 하이를 그대로 유지하여 상기 제2출력신호(D1)은 논리 로우가 되고 상기 제1비트선(BIT0)에는 제2워드라인(WL2)에 롬 셀인 상기 제8엔모스트랜지스터(NC20)이 연결되어 있어서 상기 제8엔모스트랜지스터(NC20)이 온(On)되어 상기 제1비트선(BIT0)을 논리 로우로 디스차지시켜 상기 제1출력신호(D0)를 논리 하이가 되게 한다.If only the second word line WL2 is high and the remaining word lines are logic low as a result of address decoding, the second bit line BIT1 has no ROM cell connected to the second word line WL2, and thus the precharge state is high. The second output signal D1 is kept at a logic low level, and the eighth NMOS transistor NC20, which is a ROM cell, is connected to the second word line WL2 to the first bit line BIT0. An eighth NMOS transistor NC20 is turned on to discharge the first bit line BIT0 to a logic low, thereby bringing the first output signal D0 to a logic high.

소비전력을 살펴보면, 소비전력 공식은 아래 수학식1과 같다.Looking at the power consumption, the power consumption formula is shown in Equation 1 below.

P=CV2f (P:소비전력 C:커패시턴스 V:동작전압 f:동작 주파수)P = CV2f (P: power consumption C: capacitance V: operating voltage f: operating frequency)

도1의 종래의 롬에서 제1 및 제2비트선(BIT0, BIT1)에 프리차지되는 전원전압을 Vdd, 엔모스트랜지스터의 문턱전압을 VTN이라고 하면, V=Vdd - VTN이 된다. 이를 상기 수학식1에 대입하면 다음 수학식2와 같이 된다.Speaking also the threshold voltage of the power supply voltage Vdd precharge, NMOS transistor V TN to the conventional one Romans first and second bit lines (BIT0, BIT1), V = Vdd - V TN is the. Substituting this into Equation 1 gives the following Equation 2.

상기 수학식2에서 보듯이 종래의 롬은 비트선에 프리차지되는 전압이 거의 전원전압(Vdd)에 가까운 높은 전압이 가해지고 있어서 전력 소모는 문제점이 발생한다.As shown in Equation 2, in the conventional ROM, a high voltage close to the power supply voltage Vdd is applied to a voltage precharged to a bit line, thereby causing power consumption.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 낮은 전압으로 비트선을 프리차지시켜서 소비전력을 감소시키고, 그 낮은 전압을 인식할 수 있는 센스 앰프를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and provides a sense amplifier capable of reducing power consumption by precharging a bit line with a low voltage and recognizing the low voltage. have.

도1은 종래의 롬(ROM)을 간략화하여 4 × 2 롬의 경우를 나타낸 회로도,1 is a circuit diagram showing a case of 4x2 ROM by simplifying a conventional ROM;

도2는 본 발명의 센스 앰프의 상세한 회로도,2 is a detailed circuit diagram of a sense amplifier of the present invention;

도3은 본 발명의 센스 앰프를 장착한 롬(ROM)에서의 비트선 부분의 블록도,Fig. 3 is a block diagram of a bit line portion in a ROM equipped with a sense amplifier of the present invention;

도4는 본 발명의 센스 앰프의 다른 실시예를 나타내는 회로도.Fig. 4 is a circuit diagram showing another embodiment of the sense amplifier of the present invention.

상기 목적을 달성하기 위하여 본 발명은 다수개의 워드라인과 상기 워드라인에 각각 연결된 다수개의 비트라인을 구비하여, 상기 다수개의 워드라인중 하나의 워드라인에 의해 선택된 비트선(BIT)에 인가된 신호를 센싱하여 데이터로 출력하는 센스앰프를 구비한 반도체 롬에 있어서, 상기 센스앰프는 상기 비트선(BIT)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 피모스트랜지스터; 상기 비트선(BIT)과 클록신호(CK)를 게이트단으로 각각 입력받고 상기 제1노드와 접지단 사이에 직렬연결된 제1 및 제2 앤모스트랜지스터; 상기 제1노드가 게이트단에 연결되고 소스-드레인 경로가 상기 비트선(BIT)과 제2 노드 사이에 형성된 제3 앤모스트랜지스터; 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 제2 노드 사이에 형성된 제4 앤모스트랜지스터; 및 상기 제2 노드의 신호를 반전하여 상기 데이터로 출력하는 인버터를 구비하는 반도체 롬을 제공한다.In order to achieve the above object, the present invention includes a plurality of word lines and a plurality of bit lines connected to the word lines, so that a signal applied to a bit line BIT selected by one word line of the plurality of word lines. A semiconductor ROM having a sense amplifier for sensing and outputting data as data, wherein the sense amplifier receives the bit line BIT as a gate terminal and has a source-drain path formed between a power supply voltage and a first node. ; First and second NMOS transistors respectively receiving the bit line BIT and the clock signal CK through a gate terminal, and being connected in series between the first node and a ground terminal; A third NMOS transistor having a first node connected to a gate terminal and a source-drain path formed between the bit line and the second node; A fourth NMOS transistor having the clock signal CK input to a gate terminal and a source-drain path formed between a power supply voltage and the second node; And an inverter that inverts the signal of the second node and outputs the data as the data.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도2는 본 발명의 센스 앰프의 상세한 회로도이다.2 is a detailed circuit diagram of the sense amplifier of the present invention.

상기 도2를 참조하면, 본 발명의 센스 앰프는 비트선(BIT)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 피모스트랜지스터(PS0)와, 비트선(BIT)과 상기 클록신호(CK)를 게이트단으로 입력받고 제1노드와 접지단 사이에 직렬연결된 제1 및 제2엔모스트랜지스터(NSO, NS1)와, 상기 제1노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 비트선(BIT)과 제2노드 사이에 형성된 제3엔모스트랜지스터(NS2)와, 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제2노드 사이에 형성된 제4엔모스트랜지스터(NP1)와, 상기 제2노드의 신호를 반전하여 출력신호(D1)을 출력하는 인버터(G2)를 구비한다.Referring to FIG. 2, the sense amplifier of the present invention receives a bit line BIT as a gate terminal, and a bit-transistor PS0 and a bit line BIT having a source-drain path formed between a power supply voltage and a first node. ) And the clock signal CK to the gate terminal, and the first and second NMOS transistors NSO and NS1 connected in series between the first node and the ground terminal, and the signal of the first node to the gate terminal. And a source-drain path is input between the third NMOS transistor NS2 and the clock signal CK, which are formed between the bit line BIT and the second node, and the source-drain path is connected to the power supply voltage and the second node. And a fourth NMOS transistor NP1 formed between the two nodes, and an inverter G2 inverting the signal of the second node to output the output signal D1.

상기 본 발명의 센스 앰프의 프리차지 동작을 살펴보면, 상기 클록신호(CK)가 논리 하이일 때 상기 비트선(BIT)이 논리 로우였다면, 상기 피모스트랜지스터(PS0)가 오프되어 제1노드는 논리 하이가 되고 상기 제3엔모스트랜지스터(NS2)는 온(On)된다. 상기 클록신호(CK)가 논리 하이인 상태에서 상기 제3엔모스트랜지스터(NS2)가 온(On)되었으므로 상기 비트선(BIT)은 점점 논이 하이 상태로 올라가고 그럼에 따라 상기 피모스트랜지스터(PS0)는 점점 오프 상태로, 상기 제1엔모스트랜지스터(NS0)는 점점 온(On) 상태로 천이하기 시작하여 상기 제1엔모스트랜지스터(NS0)의 전류구동력이 상기 피모스트랜지스터(PS0)의 전류구동력보다 커지는 시점에서 제1노드의 전압이 상기 제3엔모스트랜지스터(NS2)의 문턱전압까지 내려가면 상기 비트선(BIT1)이 프리차지 된다. 이때 비트선의 프리차지 전압 VBIT는 다음 수학식3과 같다.Referring to the precharge operation of the sense amplifier of the present invention, if the bit line BIT is a logic low when the clock signal CK is a logic high, the PMOS transistor PS0 is turned off so that the first node has a logic. High and the third NMOS transistor NS2 is turned on. Since the third NMOS transistor NS2 is turned on while the clock signal CK is logic high, the bit line BIT gradually goes up to a non-high state, and thus the PMOS transistor PS0. ) Is gradually turned off, and the first NMOS transistor NS0 gradually starts to transition to an ON state, whereby the current driving force of the first NMOS transistor NS0 is the current of the PMOS transistor PS0. When the voltage of the first node drops to the threshold voltage of the third NMOS transistor NS2 at a time greater than the driving force, the bit line BIT1 is precharged. At this time, the precharge voltage V BIT of the bit line is shown in Equation 3 below.

이벨류에이션(Evaluation) 동작을 살펴보면, 상기 클록신호(CK)는 논리 로우일 때 상기 제4엔모스트랜지스터(NP1)가 오프된 상태에서 상기 롬 셀이 온(On)되었으므로 비트선(BIT)이 디스차지되기 시작하여 비트선(BIT)이 점점 논리 로우로 되어가면 상기 피모스트랜지스터(PS0)가 점점 온(On)되기 시작한다. 상기 클록신호(CK)가 논리 로우이므로 상기 제2엔모스트랜지스터(NS1)이 오프 상태를 유지하며 상기 제1노드는 상기 피모스트랜지스터(PS0)가 점점 온(On)되어감에 따라 논리 하이로 올라가기 시작하고, 마침내 상기 제3엔모스트랜지스터(NS2)를 온(On)시킨다. 상기 제3엔모스트랜지스터(NS2)가 온 되면 제2노드의 전하는 상기 제3엔모스트랜지스터(NS2)와 롬 셀을 통하여 디스차지되어 상기 출력신호(D1)은 논리 하이가 된다. 이 때 이 디스차지되는 전하만큼이 소비 전력으로 나타난다.Referring to the evaluation operation, when the clock signal CK is logic low, since the ROM cell is turned on while the fourth NMOS transistor NP1 is turned off, the bit line BIT is disconnected. As the bit line BIT becomes logic low gradually, the PMOS transistor PS0 starts to be turned on. Since the clock signal CK is logic low, the second NMOS transistor NS1 remains off, and the first node goes to a logic high level as the PMOS transistor PS0 is gradually turned on. It starts to go up and finally turns on the 3rd NMOS transistor NS2. When the third NMOS transistor NS2 is turned on, the charge of the second node is discharged through the third NMOS transistor NS2 and the ROM cell, and the output signal D1 is logic high. At this time, as much as this discharged charge appears as power consumption.

롬 셀이 없는 워드라인이 논리 하이로 온(On)되는 경우 비트선(BIT)에는 워드라인이 연결된 롬 셀이 없기에 프리차지되는 전압을 그대로 유지하여 상기 제3엔모스트랜지스터(NS2)가 오프되고 제2노드가 논리 하이를 계속 유지하여 상기 출력신호(D1)은 논리 로우가 된다. 이 경우에는 제2노드의 전하가 디스차지되지 않기에 전력 소모는 없다.When the word line without the ROM cell is turned on at a logic high, the third NMOS transistor NS2 is turned off by maintaining the precharged voltage as it is because there is no ROM cell to which the word line is connected. The output signal D1 becomes logic low because the second node keeps logic high. In this case, since the charge of the second node is not discharged, there is no power consumption.

이 때 비트선(BIT)의 전압은 완전한 전원 전압이나 접지전압이 아니기에 이벨류에이션 기간 동안에는 상기 피모스트랜지스터(PS0)와 상기 제1엔모스트랜지스터(NS0)가 둘다 약하게 온 상태로 있게 되는데, 이 때 상기 제2엔모스트랜지스터(NS1)이 상기 클록신호(CK)이 논리 로우이므로 완전하게 오프되어 있어서 이벨류에이션 기간 중에 상기 피모스트랜지스터(PS0)와 상기 제1엔모스트랜지스터(NS0)를 통하여 전원전압에서 접지단으로 전류가 흘러나가는 것을 방지하여 준다.At this time, since the voltage of the bit line BIT is not a complete power supply voltage or a ground voltage, both the PMOS transistor PS0 and the first NMOS transistor NS0 are weakly turned on during the valuation period. Since the clock signal CK is a logic low, the second NMOS transistor NS1 is completely turned off, and thus a power supply voltage is applied through the PMOS transistor PS0 and the first NMOS transistor NS0 during an valuation period. This prevents current from flowing from ground to ground.

수학식3에서 일반적으로 상기 게이트의 로직 문턱전압 VLT_G1은 Vdd/2에 가까우므로 본 발명의 센스 앰프를 장착한 롬의 소비전력은 수학식1과 수학식3에서 다음 수학식4와 같다.In general, since the logic threshold voltage V LT_G1 of the gate is close to Vdd / 2 in Equation 3, the power consumption of the ROM equipped with the sense amplifier of the present invention is represented by Equation 1 and Equation 3 below.

상기 수학식2와 상기 수학식4를 비교하여 보면 수학식4의 값이 훨씬 작음을알 수 있다.Comparing Equation 2 and Equation 4, the value of Equation 4 is much smaller.

도3은 본 발명의 센스 앰프를 장착한 롬(ROM)에서의 비트선 부분의 블록도이다.Fig. 3 is a block diagram of a bit line portion in a ROM equipped with the sense amplifier of the present invention.

상기 도3을 참조하면, 상기 롬은 비트선(BIT)과 상기 클록신호(CK)를 입력받는 센스 앰프와 워드라인을 게이트단으로 입력받고 소스-드레인 경로가 비트선(BIT)과 접지단 사이에 형성된 다수의 롬 셀을 구비한다.Referring to FIG. 3, the ROM receives a sense amplifier and a word line for receiving a bit line BIT and the clock signal CK, and a source-drain path between the bit line BIT and a ground terminal. It has a number of ROM cells formed in it.

도4는 본 발명의 센스 앰프의 다른 실시예를 나타내는 회로도이다.4 is a circuit diagram showing another embodiment of the sense amplifier of the present invention.

상기 도4를 참조하면, 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 제1피모스트랜지스터와, 비트선(BIT)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 제2피모스트랜지스터와, 비트선(BIT)과 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 제1노드와 접지단 사이에 형성된 제1엔모스트랜지스터와, 상기 제1노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 비트선(BIT)과 제2노드 사이에 형성된 제2엔모스트랜지스터와, 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제2노드 사이에 형성된 제3엔모스트랜지스터와, 상기 제2노드의 신호를 반전하여 출력신호(D1)을 출력하는 인버터를 구비한다.Referring to FIG. 4, the clock signal CK is input to the gate terminal, and a first PMOS transistor and a bit line BIT are formed to the gate terminal, the source-drain path being formed between the power supply voltage and the first node. A second PMOS transistor, a bit line BIT and the clock signal CK, are formed at a gate terminal of the source-drain path between the power supply voltage and the first node, and the source-drain path is connected to the first node and ground. A first NMOS transistor formed between the stages; a second NMOS transistor having a source-drain path formed between the bit line and the second node; A third NMOS transistor formed by receiving the signal CK through the gate terminal and having a source-drain path formed between the power supply voltage and the second node, and an inverter that inverts the signal of the second node and outputs an output signal D1. Equipped.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 본 발명은 낮은 프리차지 전압을 사용하고, 그에 따른 센스 앰프의 동작이 가능하게 하였으므로 종래 기술을 사용할 때의 소비 전력보다 전원전압 5V에서는 약 66%, 전원전압 3.3V에서는 약 63%의 소비전력 감소의 효과가 있다.As described above, since the present invention uses a low precharge voltage and enables the operation of the sense amplifier, the present invention is about 66% at the power supply voltage of 5V and about 63% at the supply voltage of 3.3V than the power consumption when using the conventional technology. It has the effect of reducing power consumption.

Claims (7)

삭제delete 삭제delete 삭제delete 다수개의 워드라인과 상기 워드라인에 각각 연결된 다수개의 비트라인을 구비하여, 상기 다수개의 워드라인중 하나의 워드라인에 의해 선택된 비트선(BIT)에 인가된 신호를 센싱하여 데이터로 출력하는 센스앰프를 구비한 반도체 롬에 있어서,A sense amplifier having a plurality of word lines and a plurality of bit lines connected to the word lines to sense a signal applied to a bit line BIT selected by one word line among the plurality of word lines and output the data as data. In a semiconductor ROM comprising: 상기 센스앰프는The sense amplifier 상기 비트선(BIT)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 피모스트랜지스터;A PMOS transistor receiving the bit line BIT as a gate terminal and having a source-drain path formed between a power supply voltage and a first node; 상기 비트선(BIT)과 클록신호(CK)를 게이트단으로 각각 입력받고 상기 제1노드와 접지단 사이에 직렬연결된 제1 및 제2 앤모스트랜지스터;First and second NMOS transistors respectively receiving the bit line BIT and the clock signal CK through a gate terminal, and being connected in series between the first node and a ground terminal; 상기 제1노드가 게이트단에 연결되고 소스-드레인 경로가 상기 비트선(BIT)과 제2 노드 사이에 형성된 제3 앤모스트랜지스터;A third NMOS transistor having a first node connected to a gate terminal and a source-drain path formed between the bit line and the second node; 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 제2 노드 사이에 형성된 제4 앤모스트랜지스터; 및A fourth NMOS transistor having the clock signal CK input to a gate terminal and a source-drain path formed between a power supply voltage and the second node; And 상기 제2 노드의 신호를 반전하여 상기 데이터로 출력하는 인버터An inverter that inverts the signal of the second node and outputs the data as the data 를 구비하는 반도체 롬.A semiconductor ROM having a. 삭제delete 삭제delete 다수개의 워드라인과 상기 워드라인에 각각 연결된 다수개의 비트라인을 구비하여, 상기 다수개의 워드라인중 하나의 워드라인에 의해 선택된 비트선(BIT)에 인가된 신호를 센싱하여 데이터로 출력하는 센스앰프를 구비한 반도체 롬에 있어서,A sense amplifier having a plurality of word lines and a plurality of bit lines connected to the word lines to sense a signal applied to a bit line BIT selected by one word line among the plurality of word lines and output the data as data. In a semiconductor ROM comprising: 상기 센스앰프는The sense amplifier 클럭신호(CK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 제1노드 사이에 형성된 피모스트랜지스터;A PMOS transistor having a clock signal CK input to a gate terminal and having a source-drain path formed between a power supply voltage and a first node; 상기 비트선(BIT)을 게이트단으로 입력받으며 상기 제1 노드에 일측이 연결된 제1 피모스트랜지스터;A first PMOS transistor receiving the bit line BIT as a gate terminal and having one side connected to the first node; 상기 비트선(BIT)을 게이트단으로 입력받으며 상기 제1 피모스트랜지스터의 타측과 접지단 사이에 연결된 제1 앤모스트랜지스터;A first NMOS transistor receiving the bit line BIT as a gate terminal and connected between the other side of the first PMOS transistor and a ground terminal; 상기 제1 노드가 게이트단에 연결되고 소스-드레인 경로가 상기 비트선(BIT)과 제2 노드 사이에 형성된 제2 앤모스트랜지스터;A second NMOS transistor having a first node connected to a gate terminal and a source-drain path formed between the bit line and the second node; 상기 클록신호(CK)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 제2 노드 사이에 형성된 제4 앤모스트랜지스터; 및A fourth NMOS transistor having the clock signal CK input to a gate terminal and a source-drain path formed between a power supply voltage and the second node; And 상기 제2 노드의 신호를 반전하여 상기 데이터로 출력하는 인버터An inverter that inverts the signal of the second node and outputs the data as the data 를 구비하는 반도체 롬.A semiconductor ROM having a.
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