KR20070073053A - Semiconductor device and method for forming the same - Google Patents

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Abstract

A semiconductor device and a forming method of the same are provided to prevent gate collapsing by forming a gate collapse prevention tap using a hard mask forming process. A gate(185) of a line type is formed in a mat region(M) of a semiconductor substrate(100). The gate is formed with a lamination structure of a gate polysilicon layer pattern and a gate conductive layer pattern. A hard mask layer is formed to bury a gap between the gate and the gate on the entire surface of the mat region. A gate collapse prevention tap(190) of a line type is positioned at an edge part of mat region in a longitudinal direction of the gate by etching partially the hard mask layer. The gate collapse prevention tap is perpendicular to the longitudinal direction of the gate. A hard mask pattern is formed on the gate region except for the gate collapse prevention tap.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE　SAME}Semiconductor device and formation method thereof {SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THEINGSAME}

도 1은 종래 기술에 따른 반도체 소자의 평면도.1 is a plan view of a semiconductor device according to the prior art.

도 2 및 도 3은 종래 기술에 따른 게이트의 기울어짐 현상을 나타낸 단면 사진들.2 and 3 are cross-sectional photographs showing the inclination of the gate according to the prior art.

도 4는 본 발명에 따른 반도체 소자를 도시한 평면도.4 is a plan view showing a semiconductor device according to the present invention.

도 5a 내지 도 5b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.5A through 5B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 6은 도 4의 YY' 방향의 단면을 도시한 단면도.6 is a cross-sectional view showing a cross section in the YY 'direction of FIG.

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 게이트 형성 공정시 게이트의 선폭이 점점 작아짐에 따라서 게이트가 쓰러지는 문제를 해결하기 위하여, 게이트 폴리실리콘층 및 게이트 도전층의 적층 구조만으로 게이트를 먼저 형성한 후 게이트 길이방향의 에지부에 하드마스크 형성공정을 이용하여 게이트 쓰러짐 방지용 탭을 더 형성함으로써, 게이트 및 후속의 랜딩 플러그 형성 시 공정 마 진을 증가시킬 수 있는 발명에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same. In order to solve the problem of the gate falling down as the line width of the gate becomes smaller in the gate forming process, the gate is first formed only by a laminated structure of the gate polysilicon layer and the gate conductive layer. Then, by further forming a gate collapse preventing tab by using a hard mask forming process in the edge portion of the gate longitudinal direction, the invention can increase the process margin when forming the gate and subsequent landing plug.

도 1은 종래 기술에 따른 반도체 소자의 평면도이다.1 is a plan view of a semiconductor device according to the prior art.

반도체 기판(10)의 매트 영역(M)에 활성영역(20)을 정의 하는 소자분리막(30)이 형성되고, 그 상부에 게이트(85)가 형성된다. 이때, 반도체 소자가 고집적화되면서 게이트(85)의 선폭이 점점 감소하게 되고, 이로 인하여 게이트(85)가 쓰러지는 문제가 발생할 수 있다. An isolation layer 30 defining an active region 20 is formed in the mat region M of the semiconductor substrate 10, and a gate 85 is formed thereon. At this time, as the semiconductor device is highly integrated, the line width of the gate 85 gradually decreases, which may cause the gate 85 to collapse.

도 2 및 도 3은 종래 기술에 따른 게이트의 기울어짐 현상을 나타낸 단면 사진들이다.2 and 3 are cross-sectional photographs showing the inclination of the gate according to the prior art.

도 2 및 도 3을 참조하면, 게이트가 쓰러진 것을 볼 수 있다. 이로 인하여 후속의 랜딩 플러그 영역 확보가 어려워지고, 게이트 간에 단락의 위험이 발생하여 반도체 소자의 동작 특성을 저하시키는 문제가 발생한다.2 and 3, it can be seen that the gate is collapsed. This makes it difficult to secure subsequent landing plug regions, and there is a risk of short circuit between gates resulting in a problem of deteriorating operating characteristics of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 폴리실리콘층 및 게이트 도전층의 적층 구조만으로 게이트를 형성함으로써 게이트의 종횡비를 감소시킬 수 있다. 다음에는 후속 공정에서 게이트가 쓰러지는 문제를 방지하기 위하여 게이트의 길이방향의 에지부에 하드마스크 형성공정을 이용하여 매트 영역의 에지부에 게이트 쓰러짐 방지용 탭을 더 형성함으로써 반도체 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다. The present invention can reduce the aspect ratio of the gate by forming the gate only with a laminated structure of the gate polysilicon layer and the gate conductive layer in order to solve the above problems of the prior art. Next, in order to prevent the gate from collapsing in a subsequent process, a hard-mask forming process is used to form a gate anti-collapsing tab at the edge of the mat region to improve the operation characteristics of the semiconductor device. It is an object of the present invention to provide a semiconductor device and a method for forming the same.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는,The semiconductor device according to the present invention for achieving the above object,

반도체 기판의 매트 영역에 라인 형태로 형성되는 게이트; 및A gate formed in a line shape in a mat region of the semiconductor substrate; And

상기 게이트의 길이 방향의 상기 매트 영역의 에지부에 위치하며, Located in the edge portion of the mat area in the longitudinal direction of the gate,

상기 게이트의 길이 방향과 수직한 상기 구조물 상에 형성한 라인 형태의 게이트 쓰러짐 방지용 탭을 더 포함하는 것을 특징으로 한다.And a line-shaped gate knock prevention tab formed on the structure perpendicular to the longitudinal direction of the gate.

아울러, 본 발명에 따른 반도체 소자의 형성 방법은,In addition, the method of forming a semiconductor device according to the present invention,

게이트 폴리실리콘층 패턴 및 게이트 도전층 패턴의 적층 구조로 형성되는 라인 형태의 게이트를 반도체 기판의 매트 영역에 형성하는 단계와,Forming a gate having a line shape formed in a stacked structure of a gate polysilicon layer pattern and a gate conductive layer pattern in a mat region of the semiconductor substrate;

상기 매트 영역 전면에 상기 게이트 사이를 매립하는 하드마스크층을 형성하는 단계 및Forming a hard mask layer buried between the gates in front of the mat region;

상기 하드마스크층을 부분 식각하여 상기 게이트의 길이 방향의 상기 매트 영역의 에지부에 위치하며, Partially etching the hard mask layer, wherein the hard mask layer is positioned at an edge portion of the mat region in the longitudinal direction of the gate;

상기 게이트의 길이 방향과 수직한 라인 형태의 게이트 쓰러짐 방지용 탭을 형성하고, Forming a gate knock prevention tab having a line shape perpendicular to the length direction of the gate,

상기 게이트 쓰러짐 방지용 탭 이외의 게이트 영역 상부에는 하드마스크층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a hard mask layer pattern on the gate region other than the gate knock prevention tab.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 및 그의 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor device and a method of forming the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 반도체 소자를 도시한 평면도이다.4 is a plan view showing a semiconductor device according to the present invention.

도 4를 참조하면, 반도체 기판(100)의 매트 영역(M)에 활성영역(120)을 정의 하는 소자분리막(130)이 구비되고, 활성영역(120)을 지나는 라인 형태의 게이트(185)가 구비된다. 다음에는, 게이트(185)의 길이 방향의 매트 영역(M)의 에지부에 위치하며, 게이트(185)의 길이 방향과 수직하게 라인 형태로 형성되며 게이트 사이를 매립하는 게이트 쓰러짐 방지용 탭(190)을 더 포함한다. 여기서, 게이트 쓰러짐 방지용 탭(190)은 게이트(185) 사이의 영역에 매립된 형태로 형성되어 게이트의 쓰러짐을 방지할 수 있다. 특히, 게이트(185)가 리세스 게이트 영역을 포함할 경우 게이트 쓰러짐 문제가 심화될 수 있는데, 게이트 쓰러짐 방지용 탭(190)은 상기 문제를 더 효율적으로 방지할 수 있는 구성을 제공한다.Referring to FIG. 4, an isolation layer 130 defining an active region 120 is provided in a mat region M of the semiconductor substrate 100, and a gate 185 having a line shape passing through the active region 120 is formed. It is provided. Next, the gate 190 is located at an edge portion of the mat region M in the longitudinal direction, and is formed in a line shape perpendicular to the longitudinal direction of the gate 185 and has a gate collapse preventing tab 190 buried between the gates. It includes more. Here, the gate knock prevention tab 190 may be formed to be buried in an area between the gates 185 to prevent the gate from falling over. In particular, when the gate 185 includes the recess gate region, the gate collapse problem may be intensified. The gate collapse preventing tab 190 may provide a configuration that may more effectively prevent the problem.

도 5a 내지 도 5b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도 4의 XX' 방향의 단면을 도시한 것이다.5A through 5B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention, and show cross-sectional views in the XX ′ direction of FIG. 4.

도 5a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 도시된 반도체 기판(100)은 반도체 소자의 매트 영역(M)중 하나의 활성영역(120)에 대한 단면을 나타낸 것이며, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다.Referring to FIG. 5A, an isolation layer 130 defining an active region 120 is formed on a semiconductor substrate 100. In this case, the illustrated semiconductor substrate 100 shows a cross section of one active region 120 of the mat region M of the semiconductor device, and the device isolation layer 130 is formed using a shallow trench isolation (STI) process. It is desirable to.

다음에는, 활성영역(120)의 게이트 예정 영역에 리세스 게이트 영역(140)을 형성한다.Next, the recess gate region 140 is formed in the gate predetermined region of the active region 120.

도 5b를 참조하면, 반도체 기판(100) 전면에 게이트 폴리실리콘층(150) 및 게이트 도전층(160)을 순차적으로 적층시킨다. 이때, 게이트 폴리실리콘층(150)이 리세스 게이트 영역(140)에 매립되도록 형성하며, 게이트 폴리실리콘층(150)은 반도체 기판(100) 표면에서부터 측정된 두께가 500 ~ 2000Å이 되도록 형성하며, 게 이트 도전층(160)은 1000 ~ 3000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 5B, the gate polysilicon layer 150 and the gate conductive layer 160 are sequentially stacked on the entire surface of the semiconductor substrate 100. In this case, the gate polysilicon layer 150 is formed so as to be buried in the recess gate region 140, the gate polysilicon layer 150 is formed so that the thickness measured from the surface of the semiconductor substrate 100 is 500 ~ 2000Å, The gate conductive layer 160 is preferably formed to a thickness of 1000 ~ 3000Å.

도 5c를 참조하면, 게이트 마스크(미도시)를 이용한 식각 공정으로 게이트 도전층(160) 및 게이트 폴리실리콘층(150)을 부분 식각하여 라인 형태의 게이트(185)를 형성한다.Referring to FIG. 5C, the gate conductive layer 160 and the gate polysilicon layer 150 are partially etched in an etching process using a gate mask (not shown) to form a gate 185 in a line shape.

도 5d를 참조하면, 매트 영역(M) 전면에 게이트(185) 사이를 매립하는 하드마스크층(170)을 형성한다. 이때, 하드마스크층(170)은 질화막을 사용하며, 1000 ~ 3000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 5D, a hard mask layer 170 may be formed on the entire surface of the mat region M to fill the gate 185. At this time, the hard mask layer 170 using a nitride film, it is preferable to form a thickness of 1000 ~ 3000Å.

도 5e를 참조하면, 매트 영역(M) 에지부의 하드마스크층(170) 상부에 게이트(185)의 길이 방향과 수직한 라인 형태의 감광막 패턴(180)을 형성한다. 이때, 매트 영역(M)의 중심부는 게이트(185)를 정의하는 감광막 패턴(180)이 형성되도록 한다.Referring to FIG. 5E, a photosensitive film pattern 180 having a line shape perpendicular to the length direction of the gate 185 is formed on the hard mask layer 170 of the edge portion of the mat region M. Referring to FIG. In this case, the photoresist pattern 180 defining the gate 185 is formed at the center of the mat region M. FIG.

도 5f를 참조하면, 하드마스크층(170)을 부분 식각하여 게이트(185)의 길이 방향의 매트 영역(M)의 에지부에 위치하며, 게이트(185)의 길이 방향과 수직한 라인 형태의 게이트 쓰러짐 방지용 탭(190)을 형성 한다. 이때, 게이트의 상부에는 하드마스크층(170)이 잔류하도록 하는 식각 마스크를 이용하여 형성하는 것이 바람직하다. 또한, 게이트 쓰러짐 방지용 탭 영역을 정의하는 마스크 패턴을 이용하여 게이트 쓰러짐 방지용 탭(190)을 먼저 형성한 후, 다시 하드마스크층(170)을 전면에 형성한 후 게이트 사이의 영역에 존재하는 하드마스크층(170)을 제거하는 방법을 이용할 수 있다.Referring to FIG. 5F, the hard mask layer 170 may be partially etched to be located at an edge portion of the mat region M in the longitudinal direction of the gate 185, and may be formed in a line shape perpendicular to the longitudinal direction of the gate 185. Forms a fall prevention tab 190. In this case, the hard mask layer 170 may be formed on the gate using an etch mask to allow the hard mask layer 170 to remain. In addition, the gate collapse preventing tab 190 is first formed by using a mask pattern defining the gate area preventing tab region, and then the hard mask layer 170 is formed on the entire surface, and then the hard mask existing in the region between the gates. A method of removing layer 170 can be used.

도 6은 도 4의 YY' 방향의 단면을 도시한 단면도이다.6 is a cross-sectional view illustrating a cross section in the YY ′ direction of FIG. 4.

도 6을 참조하면, 게이트(185) 상부에 하드마스크층 패턴(175)이 형성된다.Referring to FIG. 6, a hard mask layer pattern 175 is formed on the gate 185.

상술한 바와 같이, 게이트 폴리실리콘층 및 게이트 도전층의 적층 구조만으로 게이트를 형성함으로써 게이트의 종횡비를 감소시킬 수 있다. 다음에는 후속 공정에서 게이트가 쓰러지는 문제를 방지하기 위하여 게이트의 길이방향의 에지부에 하드마스크 형성공정을 이용하여 게이트 쓰러짐 방지용 탭을 더 형성한다. As described above, the gate aspect ratio can be reduced by forming the gate using only the laminated structure of the gate polysilicon layer and the gate conductive layer. Next, in order to prevent the gate from falling down in a subsequent process, a gate fall prevention tab is further formed by using a hard mask forming process at an edge portion in the longitudinal direction of the gate.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그의 형성 방법은, 게이트 폴리실리콘층 및 게이트 도전층의 적층 구조만으로 게이트를 먼저 형성한 후 게이트 길이방향의 에지부에 하드마스크 형성공정을 이용하여 게이트 쓰러짐 방지용 탭을 더 형성함으로써, 게이트의 쓰러짐 현상을 방지할 수 있고, 이에 따라서, 게이트 및 랜딩 플러그 형성 시 공정 마진을 증가시키고 반도체 소자의 동작특성을 향상시킬 수 있는 효과를 제공한다. As described above, the semiconductor device and the method for forming the same according to the present invention are formed by first forming a gate using only a laminated structure of a gate polysilicon layer and a gate conductive layer, and then using a hard mask forming process at an edge portion of the gate length direction. By further forming the anti-falling tab, it is possible to prevent the gate from falling down, thereby providing an effect of increasing process margin and improving operating characteristics of the semiconductor device when forming the gate and landing plug.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

반도체 기판의 매트 영역에 라인 형태로 형성되는 게이트; 및A gate formed in a line shape in a mat region of the semiconductor substrate; And 상기 게이트의 길이 방향의 상기 매트 영역의 에지부에 위치하며, Located in the edge portion of the mat area in the longitudinal direction of the gate, 상기 게이트의 길이 방향과 수직한 상기 구조물 상에 형성한 라인 형태의 게이트 쓰러짐 방지용 탭을 더 포함하는 것을 특징으로 하는 반도체 소자.And a line-shaped gate knock prevention tab formed on the structure perpendicular to the longitudinal direction of the gate. 게이트 폴리실리콘층 패턴 및 게이트 도전층 패턴의 적층 구조로 형성되는 라인 형태의 게이트를 반도체 기판의 매트 영역에 형성하는 단계;Forming a gate having a line shape formed in a stacked structure of the gate polysilicon layer pattern and the gate conductive layer pattern in a mat region of the semiconductor substrate; 상기 매트 영역 전면에 상기 게이트 사이를 매립하는 하드마스크층을 형성하는 단계; 및Forming a hard mask layer buried between the gates in front of the mat region; And 상기 하드마스크층을 부분 식각하여 상기 게이트의 길이 방향의 상기 매트 영역의 에지부에 위치하며, Partially etching the hard mask layer, wherein the hard mask layer is positioned at an edge portion of the mat region in the longitudinal direction of the gate; 상기 게이트의 길이 방향과 수직한 라인 형태의 게이트 쓰러짐 방지용 탭을 형성하고, Forming a gate knock prevention tab having a line shape perpendicular to the length direction of the gate, 상기 게이트 쓰러짐 방지용 탭 이외의 게이트 영역 상부에는 하드마스크층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a hard mask layer pattern on the gate region other than the gate knock prevention tab. 제 2 항에 있어서,The method of claim 2, 상기 게이트는 리세스 게이트 영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the gate comprises a recess gate region. 제 2 항에 있어서,The method of claim 2, 상기 게이트 폴리실리콘층은 500 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate polysilicon layer is a method of forming a semiconductor device, characterized in that formed to a thickness of 500 ~ 2000Å. 제 2 항에 있어서,The method of claim 2, 상기 게이트 도전층은 1000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate conductive layer is a method of forming a semiconductor device, characterized in that formed to a thickness of 1000 ~ 3000Å. 제 2 항에 있어서,The method of claim 2, 상기 하드마스크층은 1000 ~ 3000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The hard mask layer is a method of forming a semiconductor device, characterized in that formed by the nitride film of 1000 ~ 3000Å thickness.
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