KR20070071661A

KR20070071661A - 반도체 소자의 패턴 형성 방법

Info

Publication number: KR20070071661A
Application number: KR1020050135331A
Authority: KR
Inventors: 이근수; 황영선
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-30
Filing date: 2005-12-30
Publication date: 2007-07-04

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 노광 및 현상 공정으로 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 포토레지스트 유리전이온도(Tg) 이하의 온도에서 1차 베이크 하는 단계; 및 상기 결과물을 포토레지스트의 Tg ±5도의 온도에서 2차 베이크 하여 제2 포토레지스트 패턴을 형성하는 단계를 포함함으로써, 라인 엣지 러프니스(line edge roughness)가 개선된 포토레지스트 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.

Description

반도체 소자의 패턴 형성 방법{Method for Forming Pattern of Semiconductor Device}

도 1은 실시예 1에 의해 얻어진 8인치 웨이퍼 상에 형성된 제1 포토레지스트 패턴의 SEM 사진.

도 2는 상기 도 1의 패턴 중에서 중앙 부분을 확대한 SEM 사진.

도 3은 비교예 1에 의해 얻어진 8인치 웨이퍼 상에 형성된 제2 포토레지스트 패턴의 SEM 사진.

도 4는 실시예 2에 의해 얻어진 8인치 웨이퍼 상에 형성된 제2 포토레지스트 패턴의 SEM 사진.

도 5는 상기 도 4의 패턴 중에서 중앙 부분을 확대한 패턴의 SEM 사진.

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다.

최근, 반도체 장치의 제조 기술의 발달과 메모리 소자의 응용 분야가 확장됨에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이와 관련하여, 반도체 소자 의 구성 요소 크기를 축소하기 위하여 포토리소그라피(photo-lithography) 등의 공정 조건을 개선할 수 있는 연구가 다각적으로 이루어지고 있다.

이 가운데, 상기 포토-리소그라피 공정은 서브-마이크론 급의 미세 패턴을 형성하기 위하여 소자를 구성하는 여러 층들을 서로 연결하는 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술이다. 상기 포토-리소그라피 공정에서는 종래 g-라인(436nm) 및 i-라인(365nm) 광원을 사용하였으나, 공정 마진이 감소함에 따라 KrF(248nm), ArF(193nm), VUV(vacuum ultraviolet; 157nm) 또는 EUV(Extremely Ultraviolet; 13nm) 등과 같은 단파장의 광원을 사용한다.

한편, 상기 단파장 광원이 적합한 화학증폭형 레지스트를 이용하여 일반적인 리소그라피 공정을 수행하는 경우, 1)중합체의 분자 크기 및 다분산(polydispersity), 2)광산발생제의 함량, 휘발성, 확산 및 투명도, 3)화학증폭형 레지스트 내에서 광산발생제의 분포, 4) 퀀쳐(quencher)의 함량, 염기성, 휘발성 및 확산, 5) 극성 차에 의한 접점에서 레지스트와 현상액 간의 불규칙한 상호 작용, 6) 현상액 내의 마이크로-버블(micro-bubble), 7) 노광 영역과 비노광 영역간 중합체의 현상 특성의 차이, 8) 레지스트의 대비(contrast), 9) 애매한 부식(dark erosion), 10) 레지스트의 보호기와 광산발생제로부터 발생된 아웃-가싱(out-gassing)에 의한 버블, 11) 중합체의 극성 및 팽창, 12) 반사방지막과 레지스트의 융화, 13) 현상 공정 조건, 14) 보호기의 활성 에너지, 15) 희박한 이미지 특성(aerial image quality), 16) 식각 선택비 및 17) 소프트/포스트 베이크 공정 조건 차이 등에 의해 포토레지스트 패턴에서 LER(line edge roughness; 이하“LER”이라 칭함)이 발생한다(Proceedings of SPIE--the international society for optical engineering, Vol.5753, 2005, page 390∼399).

이와 같은 패턴의 LER은 에칭 등의 후속 공정에 영향을 주기 때문에, 선폭의 균일도를 나쁘게 하여 리소그라피 공정 마진을 감소시킬 뿐만 아니라, 반도체 장치의 전기적 특성, 특히 게이트 길이(length) 변화에 따라 소자의 수행(performance)이 저하되고, 문턱 전압(threshold voltage)에 부정적 영향을 미쳐 반도체 수율을 감소시킨다.

이를 개선하기 위하여 종래 형성된 패턴에 대한 린스 공정을 수행한 다음, 결과물을 포토레지스트의 Tg 온도에서 어닐링(annealing) 하는 방법이 적용되었으나, 이 경우에 대다수의 화학증폭형 포토레지스트가 어닐링 공정 동안 오버 플로우(over-flow) 된다.

이에 본 발명자들은 상기와 같은 문제점들에 대한 연구를 하던 중 고가의 장비 개발 없이 두 단계의 베이크 공정을 추가로 수행하는 것만으로 종래의 문제점들을 극복할 수 있는 새로운 개념의 반도체 소자의 패턴 형성 방법을 개발하여 본 발명을 완성하였다.

본 발명은 패턴 형성 후 온도가 상이한 두 단계의 베이크 공정을 수행함으로써, 포토레지스트의 유동 없이 패턴의 LER을 개선할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명에서는

a) 피식각층 상부에 포토레지스트 패턴을 형성하는 단계;

b) 상기 포토레지스트 패턴을 포토레지스트의 Tg 이하의 온도에서 제1 베이크하는 단계; 및

c) 상기 결과물을 포토레지스트의 Tg ±5도의 온도에서 제2 베이크하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.

이때, 상기 제1 베이크 공정은 포토레지스트의 Tg보다 5도 이상 낮은 온도에서 수행된다. 예를 들면 포토레지스트의 유리전이온도가 140∼170도일 경우, 90∼130도에서 1∼90초간 수행한다.

상기 제2 베이크 공정은 포토레지스트의 Tg ±5도 부근 온도에서 수행되는데, 예를 들면 포토레지스트의 유리전이온도가 140∼170도일 경우 135∼170도에서 1∼90초간 수행한다.

대부분의 포토레지스트 패턴 형성 공정은 현상 공정 후에 마지막 단계로 린스 공정을 수행하는데, 이때 포토레지스트 패턴은 미량의 수분을 함유하게 된다. 따라서, 종래 방법과 같이 린스 공정 후에 고온의 베이크 공정을 바로 수행하게 되면 수분과 함께 극미량의 용매가 증발한다. 통상적인 베이크 공정을 수행하기 위한 오븐은 공기의 흐름이 측면에서부터 빠져나가도록 설계되어 있기 때문에, 웨이퍼 중앙 부위에서 증발된 기체가 빠져나가지 못하면서 오븐 내에서 미세한 압력 차이를 유발시킨다. 이러한 미세한 차이는 100nm이하의 미세 패턴을 형성하기 위한 열처리 공정 시에 수지의 흐름이나 재배열에 큰 영향을 준다.

그 결과, 상기 베이크 공정을 수행하는 동안 수분이 빠져나가면서 레지스트의 유동이 웨이퍼 에지 부분보다 중앙 부분에서 더 많이 발생하기 때문에, 웨이퍼 중앙 부분에서 더 심한 오버 플로우가 나타나 웨이퍼 내부의 선폭 차이를 유발시킨다(도 3 참조).

반면, 본원 발명에서는 린스 공정이 완료된 포토레지스트 패턴을 먼저 포토레지스트의 Tg 이하의 온도하에서 제1 베이크함으로써 현상 공정 후에 포토레지스트 코팅막에 남아 있는 수분을 먼저 제거하면서, 중합체의 어닐링을 유도한 다음, 포토레지스트의 Tg 부근의 온도에서 제2 베이크함으로써 열 트리밍(trimming)을 발생시켜 웨이퍼 중앙 부분에서 오버 플로우의 발생없이 패턴의 LER을 크게 개선할 수 있다(도 5 참조).

이하 본 발명을 실시예에 의하여 상세히 설명한다. 단 실시예는 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.

I. 포토레지스트 패턴 형성 방법

실시예 1

ArF 감광제(DHA-520F, 동진쎄미켐(주), Tg 140도)를 8인치 웨이퍼 상에 스핀 코팅 한 후, 105도에서 90초간 베이크하고, ArF 노광 장비로 노광한 다음 110도에서 90 초간 다시 베이크하였다. 베이크 완료 후, 2.38중량% 테트라메틸암모늄하이드록사이드(TMAH)수용액에서 40초간 현상하여 L/S의 포토레지스트 패턴을 얻었다(도 1 참조). 이러한 방법으로 얻어진 포토레지스트 패턴은 LER이 발생하였다(도 2 참조).

비교예 1

상기 실시예 1에서 얻은 웨이퍼를 150도에서 90초간 베이크하여 제2의 L/S 패턴을 얻었다. 이때, 패턴의 LER은 개선되지 않고, 오히려 웨이퍼 중앙 부분에서 포토레지스트가 과도하게 유동하여 패턴이 붕괴하였다(도 3 참조).

실시예 2

상기 실시예 1에서 얻은 포토레지스트 패턴에 대하여 120도에서 50초간 제1 베이크 공정을 수행한 다음, 다시 140도에서 50초간 제2 베이크 공정을 수행하여 제2 L/S 포토레지스트 패턴을 얻었다(도 4 참조). 이와 같은 방법으로 얻어진 제2 포토레지스트패턴은 LER이 개선됨을 알 수 있다(도 5 참조).

전술한 바와 같이, 본 발명에서는 노광 및 현상 공정으로 형성된 포토레지스트 패턴에 대하여 포토레지스트 Tg 온도 이하 및 부근의 온도에서 두 단계 베이크 공정을 수행함으로써, 웨이퍼의 중앙 부분의 오버 플로우뿐만 아니라, 패턴의 LER을 개선하였고, 이에 따라 선폭의 균일도가 증가되어 반도체 소자의 수율이 향상되었다.

Claims

a) 피식각층 상부에 포토레지스트 패턴을 형성하는 단계;

b) 상기 포토레지스트 패턴을 포토레지스트의 유리전이온도(Tg) 이하의 온도에서 제1 베이크하는 단계; 및

c) 상기 결과물을 포토레지스트의 유리전이온도 ±5도의 온도에서 제2 베이크하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
제1 항에 있어서,

상기 제1 베이크 공정은 포토레지스트의 유리전이온도보다 5도 이상 낮은 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
제2 항에 있어서,

상기 제1 베이크 공정은 90∼130도에서 10∼90초간 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
제1 항에 있어서,

상기 제2 베이크 공정은 135∼170도에서 10∼90초간 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
제1 항에 있어서,

상기 포토레지스트 패턴은 유리전이온도가 140∼170도인 ArF용 포토레지스트를 이용하여 형성하며,

상기 제1 베이크 공정은 90∼130도에서 10∼90초간 수행하고,

상기 제2 베이크 공정은 135∼170도에서 10∼90초간 수행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
제1 항의 방법에 의해 제조된 반도체 소자.