KR20070069949A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극상에 게이트 절연막을 구성하여 불순물 이온 주입공정에 따른 게이트 전극의 채널링(channeling) 현상을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법에 관한 것으로써, 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 영역에 제 1 게이트 절연막과 도전층 및 제 2 절연막을 차례로 개재하여 형성되는 게이트 전극과, 상기 게이트 전극을 포함한 상기 각 게이트 절연막 일측의 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 게이트 전극을 포함한 상기 각 게이트 절연막의 양측면에 형성되는 절연막 측벽과, 상기 게이트 전극을 포함한 상기 각 게이트 절연막 타측의 트랜지스터 영역에 형성되는 플로팅 확산영역과, 그리고, 상기 제 1 도전형 확산영역 상에 수직으로 형성되는 제 2 도전형 확산 영역을 포함하여 구성됨을 특징으로 한다.
씨모스 이미지 센서, 불순물 이온 주입, 트랜스퍼 트랜지스터
Description
도 1은 일반적인 4T형 씨모스 이미지 센서의 등가 회로도
도 2a 내지 도 2e는 종래의 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
도 3은 본 발명에 따른 씨모스 이미지 센서를 나타낸 단면도
도 4a 내지 도 4f는 본 발명에 따른 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도
＊도면의 주요부에 대한 부호의 설명
301 : 반도체 기판 302 : 에피층
303 : 소자 격리막 304 : 제 1 게이트 절연막
305 : 게이트 전극 306 : 제 2 게이트 절연막
308 : 제 1 도전형 확산 영역 309 : 절연막 측벽
311 : 플로팅 확산 영역 313 : 제 2 도전형 확산 영역
본 발명은 씨모스 이미지 센서에 관한 것으로, 특히 게이트 전극상에 게이트 절연막을 구성하여 불순물 이온 주입공정에 따른 게이트 전극의 채널링(channeling) 현상을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법에 대한 것이다.
일반적으로, 이미지 센서(image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(CCD : charge coupled device) 이미지 센서 소자와 씨모스(CMOS : complementary metal oxide semiconductor) 이미지 센서 소자형의 두 종류 분류된다.
상기 전하 결합 소자는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(PD : photo diode)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(VCCD : vertical charge coupled device)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(HCCD : horizontal charge coupled device) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센서 증폭기(sense amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 전하 결합 소자는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변 환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터(MOS transistor)들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모와 비교적 적은 포토공정 단계에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, 씨모스 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 씨모스 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 씨모스 이미지 센서의 등가 회로도이다.
도 1에 도시된 바와 같이, 4T형 씨모스 이미지 센서는 4개의 트랜지스터와 2개의 캐패시턴스 구조로 이루어지는 CMOS 이미지센서의 단위화소를 보이는 회로도로써, 광감지 수단인 포토다이오드(PD)와 4개의 NMOS트랜지스터로 구성되는 CMOS 이미지센서의 단위화소를 보인다.
상기 4개의 NMOS트랜지스터 중 트랜스퍼 트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 플로팅 확산영역(FD)으로 전송하는 신호를 전달하고, 리셋 트랜지스터(Rx)는 플로팅 확산영역(FD)을 공급전압(VDD) 레벨로 리셋시키는 신호를 전달하고, 드라이브 트랜지스터(Dx)는 소스팔로워(source follower)로서 역할하며, 셀렉트 트랜지스터(Sx)는 화소 데이터 인에이블(pixel data enable) 신호를 인가받아 화소 데이터 신호를 출력으로 전송하는 역할을 한다.
이와 같이 구성된 이미지센서 단위화소에 대한 동작은 다음과 같이 이루어진다.
먼저, 리셋 트랜지스터(Rx), 트랜스퍼 트랜지스터(Tx) 및 셀렉트 트랜지스터(Sx)를 온(on)시켜 단위화소를 리셋시킨다.
이때, 포토 다이오드(PD)는 공핍되기 시작하여 전하축적(carrier charging)이 발생하고, 플로팅 확산영역은 공급전압(VDD)까지 전하축전 된다.
그리고, 트랜스퍼 트랜지스터(Tx)를 오프(off)시키고 셀렉트 트랜지스터(Sx)를 온시킨 다음 리셋 트랜지스터(Rx)를 오프시킨다.
이와 같은 동작 상태에서 단위화소 출력단(SO)으로부터 출력전압 V1을 읽어 버퍼에 저장시키고 난 후, 트랜스퍼 트랜지스터(Tx)를 온시켜 빛의 세기에 따라 변화된 캐패시턴스(Cp)의 캐리어들을 캐패시턴스(Cf)로 이동시킨 다음, 다시 출력단(Out)에서 출력전압 V2를 읽어들여 V1 - V2에 대한 아날로그 데이터를 디지털 데이터로 변경시키므로 단위화소에 대한 한 동작주기가 완료된다.
도 2a 내지 도 2e는 종래의 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 고농도 P++형 반도체 기판(201)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(202)을 형성한다.
이어, 상기 반도체 기판(201)을 액티브 영역과 소자 분리 영역을 정의하고, STI(shallow trench isolation) 공정을 이용하여 상기 소자 분리 영역에 소자 격리막(203)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(203)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막을 제거한다.
그리고, 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(203)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
그리고, 상기 소자 격리막(203)이 형성된 에피층(202) 전면에 게이트 절연막(204)과 도전층(예를 들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(205)을 형성한다.
도 2b에 도시된 바와 같이, 상기 반도체 기판(201)의 전면에 제 1 감광막(206)을 도포하고, 노광 및 현상 공정으로 블루(Blue), 그린(Green), 레드(Red)의 각 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(206)을 마스크로 이용하여 상기 에피층 (202)에 저농도 n-형 불순물 이온을 주입하여 상기 블루, 그린, 레드 포토다이오드 영역인 저농도 n-형 확산 영역(207)을 형성한다.
도 2c에 도시된 바와 같이, 상기 제 1 감광막(206)을 완전히 제거하고, 상기 반도체 기판(201)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(205)의 양측면에 절연막 측벽(208)을 형성한다.
이어, 상기 반도체 기판(201)의 전면에 제 2 감광막(209)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(209)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 n+형 확산 영역(플로팅 확산 영역)(210)을 형성한다.
도 2d에 도시된 바와 같이, 상기 제 2 감광막(209)을 제거하고, 상기 반도체 기판(201)의 전면에 제 3 감광막(211)을 도포한 후, 노광 및 현상 공정으로 각 포토 다이오드 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(211)을 마스크로 이용하여 상기 n-형 확산 영역(207)이 형성된 포토다이오드 영역에 p0형 불순물 이온을 주입하여 상기 반도체 기판(201)의 표면내에 p0형 확산 영역(212)을 형성한다.
도 2e에 도시된 바와 같이, 상기 제 3 감광막(211)을 제거하고, 상기 반도체 기판(201)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
상기와 같이 제조된 종래 기술에 따른 씨모스 이미지 센서에서는 불순물 이온 주입공정이 상기 게이트 전극(205)에 직접적으로 영향을 준다.
따라서, 상기 게이트 전극(205)에서는 오버랩(overlap)이 발생하게 되어 채널링(channeling) 현상이 일어나는 문제점이 발생한다.
즉, 상기 게이트 전극(205)에서 발생하는 채널링 현상은 전자의 트랜스퍼(transfer)에 악영향을 끼치는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 게이트 전극 상에 게이트 절연막을 구성하여 불순물 이온 주입공정에 따른 게이트 전극의 채널링 현상을 방지할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서는 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 액티브 영역에 제 1 게이트 절연막과 도전층 및 제 2 절연막을 차례로 개재하여 형성되는 게이트 전극과, 상기 게이트 전극을 포함한 상기 각 게이트 절연막 일측의 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과, 상기 게이트 전극을 포함한 상기 각 게이트 절연막의 양측면에 형성되는 절연막 측벽과, 상기 게이트 전극을 포함한 상기 각 게이트 전극의 타측의 트랜지스터 영역에 형성되는 플로팅 확산 영역과, 그리고, 상기 제 1 도전형 확산 영역 상에 수직으로 형성되는 제 2 도전형 확산 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판의 트랜지스터 영역에 제 1 게이트 절연막과 도전층 및 제 2 절연막을 차례로 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 포토 다이오드 영역에 제 1 도전형 확산 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 타측의 트랜지스터 영역에 플로팅 확산 영역을 형성하는 단계와, 그리고, 상기 제 1 도전형 확산 영역 상에 수직으로 제 2 도전형 확산 영역을 형성하는 단계를 포함하여 형성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법을 자세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 포토 다이오드 영역과 트랜지스터 영역으로 이루어진 액티브 영역과 소자 분리 영역으로 정의된 p++형 도전형 반도체 기판(301)에 형성되는 p-형 에피층(302)과, 상기 반도체 기판(301)의 액티브 영역을 정의하기 위해 소자 분리 영역에 형성되는 소자 격리막(303)과, 상기 반도체 기판(301)의 액티브 영역에 제 1 게이트 절연막(304)과 도전층 및 제 2 절연막(306)을 차례로 개재 하여 형성되는 게이트 전극(305)과, 상기 게이트 전극(305)을 포함한 상기 각 게이트 절연막(304, 306) 일측의 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역(308)과, 상기 게이트 전극(305)을 포함한 상기 각 게이트 절연막(304, 306)의 양측면에 형성되는 절연막 측벽(309)과, 상기 게이트 전극(305)을 포함한 상기 각 게이트 절연막(304, 306) 타측의 트랜지스터 영역에 형성되는 플로팅 확산 영역(311)과, 상기 제 1 도전형 확산영역(308) 상에 수직으로 형성되는 제 2 도전형 확산 영역(313)을 포함하여 구성되어 있다.
도 4a 내지 도 4f는 본 발명에 따른 씨모스 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 4a에 도시된 바와 같이, 고농도 P++형 반도체 기판(301)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(302)을 형성한다.
이어, 상기 반도체 기판(301)을 액티브 영역과 소자 분리 영역을 정의하고, STI(shallow trench isolation) 공정을 이용하여 상기 소자 분리 영역에 소자 격리막(303)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(303)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(tetra ethyl ortho silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(203)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
도 4b에 도시된 바와 같이, 상기 소자 격리막(303)이 형성된 에피층(302) 전면에 제 1 게이트 절연막(304)과 도전층(예를 들면, 고농도 다결정 실리콘층) 및 제 2 게이트 절연막(306)을 차례로 증착한다.
여기서, 상기 제 1 게이트 절연막(304)과 제 2 게이트 절연막(306)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수도 있다.
이후, 상기 도전층 및 제 1 게이트 절연막(304)과 제 2 게이트 절연막(306)을 선택적으로 제거하여 게이트 전극(305)을 형성한다.
여기서, 상기 게이트 전극(305)은 트랜스퍼 트랜지스터(Tx)의 게이트 전극이 된다.
또한, 상기 제 2 게이트 절연막(306)은 산화막(pad oxide), 다산화막(poly oxide), 다결정 실리콘층(poly SiO2, SiO4) 및 HDP산화막(high density plasma oxide)등의 물질이 사용될 수 있다.
도 4c에 도시된 바와 같이, 상기 제 2 게이트 절연막(306)을 포함한 반도체 기판(301)의 전면에 제 1 감광막(307)을 도포하고, 노광 및 현상 공정으로 각 포토 다이오드 영역이 노출되도록 상기 제 1 감광막(307)을 선택적으로 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(307)을 마스크로 이용하여 상기 에피층(302)에 저농도 n-형 불순물 이온을 주입하여 제 2 도전형(n- )형 확산 영역(308)을 형성한다.
이때, 상기 제 2 게이트 절연막(306)이 형성되어 있음으로써, 상기 게이트 전극(305)은 불순물 이온 주입공정의 영향을 받지 않는다.
도 4d에 도시된 바와 같이, 상기 제 2 게이트 절연막(306)을 포함한 반도체 기판(301)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(305)을 포함한 상기 각 게이트 절연막(304, 306)의 양측면에 절연막 측벽(309)을 형성한다.
이어, 상기 제 2 게이트 절연막(306)을 포함한 반도체 기판(301) 전면에 제 2 감광막(310)을 도포하고, 노광 및 현상 공정으로 각 포토 다이오드 영역을 커버하고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(310)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 제 2 도전형(n+형) 불순물 이온을 주입하여 플로팅 확산 영역 (n+형 확산 영역)(311)을 형성한다.
도 4e에 도시된 바와 같이, 상기 제 2 감광막(310)을 제거하고, 상기 반도체 기판(301)의 전면에 제 3 감광막(312)을 도포한 후, 노광 및 현상 공정으로 각 포토 다이오드 영역이 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 3 감광막(312)을 마스크로 이용하여 상기 n-형 확산 영역(308)이 형성된 에피층(302)에 제 1 도전형(po형) 불순물 이온을 주입하여 상기 n-형 확산 영역(308)이 형성된 상기 에피층(302)의 표면 내에 po형 확산 영역(313)을 형성한다.
도 5f에 도시된 바와 같이, 상기 제 3 감광막(312)을 제거하고, 상기 반도체 기판(301)에 열처리 공정을 실시하여 각 불순물 확산영역을 확산시킨다.
이후, 공정은 도면에 도시하지 않았지만, 전면에 다수의 층간 절연막의 금속배선을 형성한 후 칼라 필터층과 마이크로렌즈를 형성하여 이미지 센서를 완성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명에 따른 씨모스 이미지 센서는 게이트 전극 상에 제 2 게이트 절연막을 구성하여, 불순물 이온 주입공정시 상기 게이트 전극이 그 영향을 받지 않도록 한다.
따라서, 상기 게이트 전극의 오버랩(overlap)에 따른 채널링(channeling) 현상을 방지할 수 있기 때문에 전자의 트랜스퍼(transfer)가 향상된다.
Claims (4)
- 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판과;상기 반도체 기판의 액티브 영역에 제 1 게이트 절연막과 도전층 및 제 2 절연막을 차례로 개재하여 형성되는 게이트 전극과;상기 게이트 전극 일측의 포토 다이오드 영역에 형성되는 제 1 도전형 확산영역과;상기 게이트 전극의 양측면에 형성되는 절연막 측벽과;상기 게이트 전극 타측의 트랜지스터 영역에 형성되는 플로팅 확산 영역과;상기 제 1 도전형 확산영역 상에 수직으로 형성되는 제 2 도전형 확산 영역을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 제 2 게이트 절연막은 산화막(pad oxide), 다산화막(poly oxide), 다결정 실리콘층(poly SiO2, SiO4) 및 HDP산화막(high density plasma oxide)등을 사용하여 구성하는 것을 특징으로 하는 씨모스 이미지 센서.
- 포토 다이오드 영역과 트랜지스터 영역으로 정의된 반도체 기판의 트랜지스터 영역에 제 1 게이트 절연막과 도전층 및 제 2 절연막을 차례로 개재하여 게이트 전극을 형성하는 단계와;상기 게이트 전극 일측의 포토 다이오드 영역에 제 1 도전형 확산 영역을 형성하는 단계와;상기 게이트 전극을 포함한 상기 각 게이트 절연막의 양측면에 절연막 측벽을 형성하는 단계와;상기 게이트 전극 타측의 트랜지스터 영역에 플로팅 확산 영역을 형성하는 단계;상기 제 1 도전형 확산영역 상에 수직으로 제 2 도전형 확산 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 3 항에 있어서,상기 제 2 게이트 절연막은 산화막(pad oxide), 다산화막(poly oxide), 다결정 실리콘층(poly SiO2, SiO4) 및 HDP산화막(high density plasma oxide)등을 사용하여 구성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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