KR20070069364A - 플래쉬 메모리 소자 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자에 관한 것으로, 웰 픽업(well pickup)에 바이어스(bias)를 전달하는 메탈 배선을 복수층으로 구성하고, 다수개의 콘택들을 이용하여 메탈 배선들간을 연결시키어 메탈 배선의 저항 줄일 수 있다.
따라서, 메탈 배선의 저항으로 인한 전압 강하에 의해 야기되는 소거 셀들 간의 문턱전압 분포 차이를 감소시킬 수 있는 효과가 있다.
웰 픽업, 메탈 라인, 저항
Description
도 1은 일반적인 플래쉬 메모리 소자의 단위 칩 구성 및 웰 픽업에 바이어스 전압을 인가하기 위한 메탈 배선을 나타낸 도면
도 2는 도 1의 A-A’선을 따라 절단한 종래 기술에 따른 플래쉬 메모리 소자를 나타낸 도면
도 3은 본 발명에 따른 플래쉬 메모리 소자를 나타낸 단면도
도 4는 종래 기술에 따른 플래쉬 메모리 소자 메탈 배선의 등가 회로도
도 5는 본 발명에 따른 플래쉬 메모리 소자 메탈 배선의 등가 회로도
<도면의 주요 부분에 대한 부호의 설명>
400 : 반도체 기판
410 : 소자분리막
420 : 웰 픽업
430, 460, 490 : 제 1, 제 2, 제 3 층간절연막
440, 470, 500 : 제 1, 제 2, 제 3 콘택
480, 510 : 제 1, 제 2 메탈 배선
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 플래쉬 메모리 소자의 웰 픽업(well pick)에 바이어스를 전달하는 메탈 배선의 저항을 줄이기 위한 플래쉬 메모리 소자에 관한 것이다.
일반적으로 전기적인 프로그램 및 소거 기능을 갖는 플래쉬 메모리 소자는 메모리 셀의 게이트 전극이 가지는 형태에 따라 적층(stack)형과 스프리트(split)형으로 구분된다.
이러한 플래쉬 메모리 장치의 프로그램 동작은 플로팅 게이트로의 핫 캐리어 주입(hot carrier injection)에 의해 이루어지며, 소거 동작은 주입된 핫 캐리어의 방전(discharge)에 의해 이루어진다. 여기서 적층형의 게이트 전극을 갖는 플래쉬 메모리 셀은 핫 캐리어의 방전 경로에 따라 소거 방식이 두 가지로 분류되는데, 하나는 소오스 또는 드레인을 통한 접합 소거(junction erase) 방식이고, 다른 하나는 채널 영역을 통한 채널 소거(channel erase) 방식이다.
종래에는 접합 소거 방식을 사용하였으나, 근래에는 터널 산화막의 질이 향상됨에 따라 전체적으로 균일한 소거 특성을 얻을 수 있는 채널 소거 방식을 이용하는 추세이다.
채널 소거 방식은 컨트롤 게이트에 -8V 정도의 음전압을 인가하고 소오스 및 드레인은 플로팅(floating)되도록 하며 웰(well)에는 8V 정도의 양전압을 인가하여 플로팅 게이트에 주입된 핫 캐리어가 채널영역을 통해 방전되도록 하는 방식이다.
채널 소거 방식을 이용하는 경우 하나의 메모리 셀을 대상으로 소거 동작을 테스트하면 과도하게 소거된 메모리 셀이 발견되지 않는 등 매우 양호한 소거 특성을 나타낸다.
그러나, 블록 단위로 소거 동작이 이루어지는 낸드 플래쉬 메모리 소자에서 채널 소거 방식을 사용하는 경우, 단일 블록 내의 메모리 셀들의 소거 상태가 각기 다르게 나타나는 문제가 발생된다.
이와 같은 불균일한 소거 분포를 방지하기 위하여 블록과 블록 사이의 활성영역의 반도체 기판에 웰 픽업(well pickup)을 구성하고, 웰 픽업에 바이어스 전압을 인가하여 단일 블록에 포함된 메모리 셀들에 소거 바이어스 전압이 균일하게 인가되도록 하고 있다.
도 1은 일반적인 플래쉬 메모리 소자의 단위 칩 구성 및 웰 픽업에 바이어스 전압을 인가하기 위한 메탈 배선을 나타낸 도면이고, 도 2는 도 1의 A-A’선을 따라 절단한 종래 기술에 따른 플래쉬 메모리 소자를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 낸드 플래쉬 메모리 소자의 단위 칩(100)은 다수개의 메모리 셀 어레이(10)들과, 메모리 셀 어레이(10)들 사이에 위치하는 웰 픽업 영역(20)을 포함하여 구성된다.
단위 메모리 셀 어레이(10)는 다수 개의 블록들(Block1, Block2, …, Blockn)로 구성되며, 상기 웰 픽업 영역(20)에는 인접 단위 메모리 셀 어레이(10)에 포함된 블록들에 대응되는 웰 픽업(42)들이 활성영역의 반도체 기판(40)에 형성 되어 대응되는 블록에 소거 바이어스 전압이 인가될 수 있도록 구성되어 있다. 도면부호 41은 소자분리막으로, 상기 소자분리막(41)에 의하여 활성영역의 반도체 기판(40)이 정해진다.
상기 웰 픽업(42)들에 바이어스 전압을 전달하기 위한 메탈 배선(30)은 상기 웰 픽업 영역(20)들 상에 배열되며 메모리 칩(100)의 탑(top) 및 버텀(bottom) 부분에서 하나로 연결되어 있다.
상기 메탈 배선(30)과 웰 픽업(42)은 그들 사이에 형성된 제 1, 제 2, 제 3 층간절연막들(43)(46)(49)들 관통하는 제 1, 제 2, 제 3 콘택(44)(47)(50)들을 통해 전기적인 접속을 이룬다. 상기 제 2 콘택(47) 및 제 3 콘택(50) 형성시 정렬 마진을 고려하여 상기 제 1 콘택(44) 및 이에 인접한 제 1 층간절연막(43) 위에는 제 1 금속층(45)이 구성되어 있고, 상기 제 2 콘택(47)과 그에 인접한 제 2 층간 절연막(46) 위에는 제 2 금속층(48)이 구성되어 있으며, 상기 메탈 배선(30)위에는 메탈 배선(30)을 보호하기 위한 보호층(31)이 형성되어 있다.
테크놀로지가 발전함에 따라서 배탈 배선(20)의 길이 즉, A-A'사이의 거리는 점점 증가되어, 4G(Giga) 낸드 플래쉬에서 A-A' 사이의 거리는 약 12000㎛ 정도가 되고, 8G 이상의 낸드 플래쉬의 경우 15000㎛ 이상이 된다.
4G 낸드 플래쉬의 경우, 1 칩 당 웰 픽업 영역(20)이 66개 존재하며, 하나의 웰 픽업 영역(20)의 폭이 3.0㎛ 정도 되므로, 칩의 x 방향에서 웰 픽업 영역(20)의 차지하는 폭은 66* 3.0㎛로 대략 200㎛ 정도가 된다. 이는 무시할 수 없는 사이즈이며, 특히 TSOP(Thin Small Outline Package) 고려시 아주 중요한 요소 중 하나이 다. 때문에, 웰 픽업 영역(20)의 폭을 줄여야할 필요가 있다.
그러나, 웰 픽업 영역(20)의 폭이 감소되면 메탈 배선(30)의 폭 역시 제약을 받으므로 메탈 배선(30)의 저항은 증가되게 된다.
현재 사용 중인 메탈 배선(30)의 폭은 0.60㎛이고, 메모리 셀 어레이(10)의 에지(E)에서 센터(C)까지의 메탈 배선(30)의 길이는 약 6000㎛ 이므로, 메탈 배선(30)의 메탈 시트(metal sheet)는 약 10000이 된다. 메탈 배선(30)의 시트 저항(Rs)이 0.15[ohm/square]이면, E와 C 사이의 메탈 배선(30)이 갖는 저항(R)은 15000[ohm]이 된다. 만약, 소거시 1m㎂의 소거 전류가 발생하였다면 C 지점이 E 지점에 비하여 1.5V 정도 낮은 전압을 갖게 된다. 이러한 소거 바이어스의 차이는 소거된 셀들 간의 문턱전압 분포 차이를 초래하며 셀 특성을 저하시키므로 메탈 배선의 저항을 낮추어야 한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 웰 픽업에 바이어스를 전달하는 메탈 배선의 저항을 줄이기 위한 플래쉬 메모리 소자를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소거된 셀들간 문턱 전압 분포 차이를 줄일 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 소자분리막에 의해 정해지는 다수개의 활성영역들을 갖는 반도체 기판과, 상기 활성영역들에 형성되는 웰 픽업들과, 상기 웰 픽업들의 상에 오버랩되는 적어도 2층 이상의 메탈 배선들과, 상기 메탈 배선들 중 최하부에 위치하는 최하위 메탈 배선과 상기 웰 픽업들 사이를 분리하는 제 1 층간절연막과, 상기 메탈 배선들 사이를 분리하는 제 2 층간절연막과, 상기 제 1 층간절연막을 관통하여 상기 웰 픽업들과 상기 최하위 메탈 배선간을 연결하는 제 1 콘택들과, 상기 제 2 층간절연막을 관통하여 상기 메탈 배선들간 연결하는 다수개의 제 2 콘택들을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 도 1의 A-A’선을 따라 절단한 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면도로, 인접 단위 메모리 셀 어레이(10)에 포함된 블록들 대응되는 다수 개의 웰 픽업들(420)이 활성영역의 반도체 기판(400)에 형성되어 있고, 웰 픽업(420)들 상부에는 웰 픽업(420)들에 바이어스를 전달하기 위한 제 1, 제 2 메탈 배선(480)(510)이 서로 다른 층에 형성되어 있다.
상기 웰 픽업(420)과 제 1 메탈 배선(480)은 제 1, 제 2 층간절연막 (430)(460)을 사이에 두고 분리되며, 상기 제 1, 제 2 층간 절연막(430)(460)을 관통하는 제 1, 제 2 콘택(440)(470)을 통해 전기적인 접속을 이룬다. 상기 제 2 콘택(470) 형성시 공정 마진을 고려하여 상기 제 1 콘택(440) 및 이에 인접한 제 1 층간 절연막(430) 위에는 금속층(450)을 추가로 구성한다.
상기 제 1 메탈 배선(480)과 제 2 메탈 배선(510)은 제 3 층간 절연막(490)을 사이에 두고 분리되고 제 3 층간 절연막(490)을 관통하는 다수개의 제 3 콘택(500)들을 통해 전기적으로 연결된다. 상기 제 3 콘택(500)은 단위 블록 당 1개씩을 구성하되, 메탈 배선 저항 감소 효과를 높이기 위해서는 제 2 콘택(470)상에 위치시키는 것이 좋다.
그리고, 상기 제 2 메탈 배선(510) 상에는 제 2 메탈 배선(510)의 보호를 위한 보호층(520)이 형성되어 있다.
이와 같이 플래쉬 메모리 소자를 구성하면, 제 1 메탈 배선(480)과 제 2 메탈 배선(510)은 블록 단위로 병렬 연결되므로 제 1, 제 2 메탈 배선(510)에 의한 메탈 배선 저항은 제 1,제 2 메탈 배선(480)(510) 각각이 갖는 저항보다 작은 값이 된다.
종래 기술과 본 발명에 따른 플래쉬 메모리 소자의 메탈 배선 저항을 비교하면 다음과 같다.
도 4는 종래 기술에 따른 플래쉬 메모리 소자 메탈 배선의 등가 회로도이고, 도 5는 본 발명에 따른 플래쉬 메모리 소자 메탈 배선의 등가 회로도이다.
도 4를 참조하면, 단위 메모리 셀 어레이(10)에 포함된 블록들의 개수가 n개 일 경우에 종래 기술에 따른 메탈 배선의 저항(R)은 다음 수학식 1과 같이 표현된다.
여기서, R3은 단위 블록 당 메탈 배선(30)의 저항이다.
한편, 도 5를 참조하면 단위 메모리 셀 어레이에 포함된 블록들의 개수가 n개일 경우에, 본 발명에 따른 메탈 배선의 저항(R)은 다음 수학식 2와 같다.
여기서, R2와 R3은 각각 단위 블록 당 제 1 메탈 배선(480)의 저항 및 제 2 메탈 배선(510)의 저항을 나타낸다.
예를 들어, 단위 메모리 셀 어레이에 포함된 블록의 개수가 2048개이고, R2가 1.25ohm, R3이 2.34ohm이면, 종래 기술에 따른 메탈 배선 저항은 2048* 2.34 즉, 2,556ohm이고, 본 발명에 따른 메탈 배선 저항은 2048* (1.25* 2.34)/(1.25+2.34) 즉, 1,660ohm이 된다. 35% 이상의 메탈 배선 저항 감소 효과가 나타난 것이다.
이처럼 메탈 배선 저항이 감소되게 되면, 메탈 배선 저항에 기인한 전압 강하 폭이 감소되므로 소거 셀들 간의 문턱전압 분포 차이가 줄어들게 된다.
전술한 본 발명의 실시예에서는 2개의 층으로 메탈 배선들을 구성하는 경우 에 대해서만 언급하였으나, 메탈 배선들을 3개 이상의 층으로 구성하여도 무방하다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 웰 픽업(well pickup)들에 바이어스(bias)를 전달하는 메탈 배선을 복수층으로 구성하고, 다수개의 콘택들을 이용하여 메탈 배선들간을 연결하여 메탈 배선 저항을 줄일 수 있다.
둘째, 메탈 배선의 저항을 줄일 수 있으므로 메탈 배선의 저항으로 인한 전압 강하에 의해 야기되는 소거 셀들 간의 문턱전압 분포 차이를 감소시킬 수 있다.
Claims (2)
- 소자분리막에 의해 정해지는 다수개의 활성영역들을 갖는 반도체 기판;상기 활성영역들에 형성되는 웰 픽업들;상기 웰 픽업들의 상에 오버랩되는 적어도 2층 이상의 메탈 배선들;상기 메탈 배선들 중 최하부에 위치하는 최하위 메탈 배선과 상기 웰 픽업들 사이를 분리하는 제 1 층간절연막;상기 메탈 배선들 사이를 분리하는 제 2 층간절연막;상기 제 1 층간절연막을 관통하여 상기 웰 픽업들과 상기 최하위 메탈 배선간을 연결하는 제 1 콘택들; 및상기 제 2 층간절연막을 관통하여 상기 메탈 배선들간 연결하는 다수개의 제 2 콘택들을 포함하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 제 2 콘택들을 상기 제 1 콘택들상에 구성하는 것을 특징으로 하는 플래쉬 메모리 소자.
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| KR1020050131378A KR20070069364A (ko) | 2005-12-28 | 2005-12-28 | 플래쉬 메모리 소자 |
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Cited By (1)
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|---|---|---|---|---|
| US8124970B2 (en) | 2009-06-01 | 2012-02-28 | Hynix Semiconductor Inc. | Phase change memory device having buried conduction lines directly underneath phase change memory cells and fabrication method thereof |
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2005
- 2005-12-28 KR KR1020050131378A patent/KR20070069364A/ko not_active Application Discontinuation
Cited By (2)
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|---|---|---|---|---|
| US8124970B2 (en) | 2009-06-01 | 2012-02-28 | Hynix Semiconductor Inc. | Phase change memory device having buried conduction lines directly underneath phase change memory cells and fabrication method thereof |
| US8232159B2 (en) | 2009-06-01 | 2012-07-31 | Hynix Semiconductor Inc. | Phase change memory device having buried conduction lines directly underneath phase change memory cells and fabrication method thereof |
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