KR20070067233A - 워드선 커플링 노이즈 저감을 위한 스크램블링 방법 - Google Patents

Abstract

워드선 커플링으로 인한 어레이 노이즈를 저감하기 위한 메모리 회로 및 방법이 개시된다. 이 회로는 로우 및 컬럼으로 배열된 복수의 메모리 셀들을 포함한다. 각 로우는 제1 부분(1102)과 제2 부분(1108)을 포함한다. 제1 도전체는 각 제1 부분의 메모리 셀들의 각 컬럼에 연결된다. 제2 도전체는 각 제2 부분의 각 컬럼에 연결된다. 제3 도전체는 제1 로우의 제1 부분(1102) 및 제2 로우의 제2 부분(1108)에 있는 각 메모리 셀의 제어 단자에 연결된다. 개시된 실시예에서는, 인접 논리 워드선 근처의 길이로 워드선을 제한함으로써 용량성 커플링이 감소된다.

메모리 회로, 로우, 컬럼, 메모리셀

Description

워드선 커플링 노이즈 저감을 위한 스크램블링 방법{SCRAMBLING METHOD TO REDUCE WORDLINE COUPLING NOISE}

본 발명은 일반적으로 전자 회로들에 관한 것으로, 보다 구체적으로는 반도체 집적 회로들에서의 노이즈 저감에 관한 것이다.

전기적으로 소거가능한 판독 전용 메모리(EEPROM; Electrically Erasable Programmable Read Only Memory) 등의 불휘발성 메모리 회로들이 수십년간 컴퓨터 메모리, 자동차 응용분야 및 비디오 게임들을 포함하는 다양한 회로 응용분야에서 널리 사용되어 왔다. 그러나, 많은 새로운 응용분야들은 배터리 전력형 회로들에 대한 전력 소비 뿐만 아니라 이전 세대 불휘발성 메모리들의 액세스 타임 및 패키징 밀도를 낮게 할 것을 요구한다. 이들 저전력 응용분야에 특히 매력적인 불휘발성 메모리 기술 중 하나는 강유전성 메모리 셀이다. 강유전성 메모리 셀들의 주요 이점은 기입 동작에 있어서 이전 세대 부유 게이트 메모리들이 필요로 하던 것에 비하여 대략 3배 정도 적은 에너지를 필요로 한다는 점이다. 또한, 이들은 부유 게이트에 저장된 전하를 프로그래밍하고 소거하는데 있어서 고전압 전원을 필요로 하지 않는다. 따라서, 회로 복잡성이 감소되고 신뢰성은 증가된다.

"강유전성(ferroelectric)"이란 용어는 현재 강유전성 커패시터들이 철 함유 재료를 포함하지 않기 때문에 다소 잘못된 것이다. 전형적인 강유전성 커패시터들은 2개의 가까이-이격된 도전 플레이트들 사이에 형성된 강유전성 재료의 유전체를 포함한다. "perovskites"로 알려진 하나의 잘-확정된 강유전성 재료족은 일반적 화학식이 ABO₃이다. 이러한 재료족은 화학식이 Pb(Zr_xTi_{1 -x})O₃인 리드 지르코네이트 티타네이트(PZT; Lead Zirconate Titanate)를 포함한다. 이 재료는 적당한 전계가 격자의 중심 원자를 치환할 것이라는 바람직한 특징을 갖는 유전체이다. 티타늄 또는 지르코늄인 이와 같이 치환된 원자는 전계가 제거된 이후 치환된 채로 남고, 이에 의해 순 전하(net charge)를 저장한다. 다른 강유전성 재료족은 화학식이 SbBi₂Ta₂O₉인 스트론튬 비스무스 티타네이트(SBT; Strontium Bismuth Titanate)이다. 그러나, 이러한 강유전성 재료들 모두 피로(fatigue)와 각인(imprint)을 경험하게 된다. 피로는 강유전성 커패시트의 사이클링이 반복됨에 따라 순수히 저장된 전하에서 점차 감소하는 특징이 있다. 각인은 강유전성 커패시터가 한 상태로 장시간 남게되면 다른 상태에 비하여 그 상태를 좋아하는 경향이다.

종래 기술의 전형적인 일-트랜지스터, 일-커패시터(1T1C) 강유전성 메모리 셀이 도 1에 도시된다. 강유전성 메모리 셀은 강유전성 커패시터(100)를 제외하고는 1T1C 다이나믹 랜덤 액세스 메모리(DRAM)와 유사하다. 강유전성 커패시터(FeCAP)(100)는 플레이트선(110)과 스토리지 노드(112) 사이에 접속된다. 액세스 트랜지스터(102)는 비트선(108)과 스토리지 노드(112) 사이에 접속되는 전류 경로를 갖는다. 액세스 트랜지스터(102)의 제어 게이트는 워드선(106)에 접속되어 강유전성 메모리 셀에 대한 데이터의 판독 및 기입을 제어한다. 이러한 데이터는 셀 전압 V_CAP에 대응하는 극성 전하로서 저장된다. 비트선 BL의 기생 용량은 커패시터 C_BL(104)로 표현된다.

도 2를 참조하면, 강유전성 커패시터(100)에 대응하는 히스테리시스 곡선이 도시된다. 히스테리시스 곡선은 종축을 따르는 순 전하 Q 또는 극성화를 포함하고 횡축을 따르는 전압을 포함한다. 관례적으로, 셀 전압의 극성은 도 1에 도시된 바와 같이 정의된다. 따라서, "0"이 축적된 것은 액세스 트랜지스터 단자에 대해 플레이트선 단자에서의 전압이 포지티브인 것을 특징으로 한다. "1"이 축적된 것은 액세스 트랜지스터 단자에 대해 플레이트선 단자에서의 전압이 네거티브인 것을 특징으로 한다. 강유전성 커패시터 양단에 Vmax를 인가하는 것에 의한 기입 동작시 "0"이 축적된다. 이는 강유전성 커패시터에 포화 전하 Qs를 축적한다. 그러나, 강유전성 커패시터는 스위칭 소자와 병렬로 선형 소자를 포함한다. 따라서, 전계가 제거되면, 선형 소자는 방전하고, 잔여 전하 Qr만이 스위칭 소자에 남게 된다. 강유전성 커패시터에 -Vmax를 인가하는 것에 의하면 축적된 "0"이 "1"로서 재기입된다. 이는 강유전성 커패시터의 손형 소자 및 스위칭 소자를 -Qs의 포화 전하로 충전한다. 축적된 전하는 전계가 제거되면 -Qr로 되돌아간다. 마지막으로, 강제 지점(coercive point) Vc 및 -Vc는 축적된 데이터 상태를 열화시킬 히스테리시스 곡선상의 최소 전압들이다. 예를 들어, 강유전성 커패시터 양단에 Vc를 인가하는 것은, "0"을 축적하기에는 충분하지 못하더라도 축적된 "1"을 열화시킬 것이다. 따라서, 강유전성 유전체가 액세스되지 않으면 이들 강제 지점 인근 전압들을 회피하는 것이 특히 바람직하다.

도 3을 참조하면, 도 1에서와 같은 강유전성 메모리 셀에 대해 전형적인 기입 시퀀스가 도시된다. 초기에, 비트선(BL), 워드선(WL) 및 플레이트선(PL)은 모두 로우(low)이다. 히스테리시스 곡선의 상부 행은 기입 "1"을 나타내고, 하부 행은 기입 "0"을 나타낸다. "1" 또는 "0" 중 어느 하나가 각 예의 메모리 셀에 초기에 축적된다. 기입 "1"은 비트선 BL과 워드선 WL이 하이(high)이고 플레이트선 PL이 로우일 때 수행된다. 이는 강유전성 커패시터 양단에 네거티브 전압을 부여하게 되고, 이를 -Qs로 충전한다. 플레이트선 PL이 하이가 될 때, 강유전성 커패시터 양단의 전압은 0V이고, 축적된 전하는 -Qr로 되돌아간다. 기입 사이클의 종료시, 비트선 BL과 플레이트선 PL 양자 모두가 로우가 되고, 축적된 전하 -Qr은 강유전성 커패시터에 잔류한다. 대안적으로는, 비트선 BL이 로우로 남고 플레이트선 PL이 하이가 될 때 기입 "0"가 발생한다. 이는 강유전성 커패시터 양단에 포지티브 전압을 부여하고, 이를 "1"이 축적된 것을 나타내는 Qs로 충전한다. 플레이트선 PL이 로우가 될 때, 강유전성 커패시터 양단의 전압은 0V이고, 축적된 전하는 "0"이 축적된 것을 나타내는 Qr로 되돌아간다.

도 1에서의 강유전성 메모리 셀에 대해 판독 동작을 감지하는 단계가 도 4에 도시된다. 히스테리시스 곡선들의 상부 행은 판독 "0"을 나타낸다. 히스테리시스 곡선들의 하부 행은 판독 "1"을 나타낸다. 워드선 WL과 플레이트선 PL은 초기에 로우이다. 비트선 BL은 로우로 선충전된다(precharged). t₀ 시점에 선충전 신호 PRE가 로우로 되어, 비트선 BL이 부유할 수 있게 한다. t₁ 및 t₂ 시점에 워드선 WL 및 플레이트선 PL이 각각 하이가 되고, 이에 의해 액티브 워드선 WL 및 플레이트선 PL에 접속된 각 메모리 셀이 각각의 비트선에 의해 전하를 공유할 수 있게 한다. "1"이 축적된 것은 "0"이 축적된 것에 비해 기생 비트선 용량 C_BL과 보다 많은 전하를 공유할 수 있게 할 것이며, 시점 t₂와 t₃ 사이에 도시된 바와 같이 "0"이 축적된 것에 비해 보다 큰 비트선 전압을 생성할 것이다. 액세스된 비트선의 각 상보형 비트선에 기준 전압(도시되지 않음)이 생성된다. 이러한 기준 전압은 시점 t₃에 "1"과 "0" 사이의 것이다. "1" 또는 "0" 중 어느 하나의 전압과 대응 기준 전압간 차분 전압이 각 감지 증폭기에 인가된다. 감지 증폭기들은 시점 t₃에 활성화되어 차분 전압을 증폭한다. 시점 t₃ 이후 각 비트선 전압들이 모두 증폭될 때, 판독 "0" 곡선 셀 전하는 Qr에서 Qs로 증가되었다. 이에 비하여, 판독 "1" 데이터 상태는 "1"이 축적된 것에서 "0"이 축적된 것으로 변경되었다. 따라서, 판독 "0" 동작은 비파괴적이지만, 판독 "1" 동작은 파괴적이다. 시점 t₄에서, 플레이트선 PL은 로우가 되고, 판독 "1" 셀에 -Vmax를 인가하며, 이에 의해 -Qs를 축적한다. 동시에, 판독 "0" 셀에는 제로 전압이 인가되고 전하 Qr이 다시 축적된다. 판독 사이클의 종료시, 신호 PRE는 하이가 되고 2개의 비트라인들 BL 모두를 선충전하여 제로 볼트 또는 접지로 복귀시킨다. 워드선은 로우가되고, 이에 의해 강유전성 커패 시터를 비트선으로부터 고립시킨다. 따라서, 판독 "1" 셀에 제로 볼트가 인가되고 -Qr이 다시 축적된다.

도 5를 참조하면, 강유전성 메모리 회로에 대해 판독 동작을 감지하는 펄스가 도시된다. 판독 동작은 선충전 신호 PRE가 로우가 되고, 비트선 BL이 부유하게 하는 시점 t₀에서 시작한다. 워드선 WL 및 플레이트선 PL이 초기에는 로우이고, 비트선 BL은 로우로 선충전된다. 시점 t₁에서, 워드선 WL은 하이가 되고, 이에 의해 강유전성 커패시터를 각 비트선에 커플링한다. 그리고, 플레이트선 PL은 시점 t₂에 하이가 되고, 이에 의해 각 메모리 셀이 각 비트선과 전하를 공유할 수 있게 한다. 강유전성 메모리 셀들은 그들 각각의 비트선 BL과 전하를 공유하고 각각 서로 다른 전압들을 전개한다. 여기서, V₁은 데이터 "1"을 나타내고, V₀은 데이터 "0"을 나타낸다. 그 후, 플레이트선 PL은 시점 t₃ 이전에 로우가 되고, 공통 모드 차분 전압은 거의 제로가 된다. 감지를 위해 사용될 수 있는 차분 전압은, 시점 t₃에서의 V1과 V0 중 어느 하나와, 시점 t3에 V1과 V0 전압들 사이에서 대략 중간지점에 있는 기준 전압(도시되지 않음)과의 차분이다. 이러한 차분 전압은 각 감지 증폭기들에 의해 시점 t₃에서 증폭되고, 플레이트선 PL이 로우인 동안 모든 비트선 전압들이 전개된다. 따라서, 플레이트선 PL이 로우이고 데이터 "1" 비트선 BL이 하이인 동안 데이터 "1" 셀이 모두 재축적된다. 계속해서, 플레이트선 PL은 데이터 "0" 비트선 BL이 로우를 유지하는 동안 하이가 된다. 따라서, 데이터 "0"이 재축적된다. 플 레이트선 PL은 시점 t₄에 로우가 되고, 선충전 신호 PRE는 시점 t₅에 하이가 된다. 선충전 신호 PRE의 하이 레벨은 비트선들을 접지 또는 Vss로 선충전한다. 워드선 WL은 시점 t₆에 로우가 되고, 이에 의해 강유전성 커패시터를 비트선으로 고립시키고 펄스 감지 사이클을 완료한다.

도 7을 참조하면, 강유전성 메모리 회로의 개략도가 도시된다. 메모리 회로는 다수의 유사한 메모리 어레이들을 포함하지만, 편의상 어레이의 일부만 도시된다. 메모리 어레이는 워드선(702, 704, 706)에 대응하는 로우와 컬럼(750, 752)에 배치되는 메모리 셀들을 포함한다. 각각의 메모리 셀은 로우와 컬럼의 교차지점에 원으로 표시된다. 메모리 회로는 16개의 플레이트선(710-718)을 포함한다. 각 플레이트선은 각 플레이트선 신호 PL₀-PL₁₅를 수신하도록 연결된다. 각 플레이트선, 예를 들어, 플레이트선(710)은 워드선(702-706)에 공통인 로우들을 포함하는 메모리 셀들의 32개 로우에 공통이다. 메모리 셀들의 각 로우는 액티브 워드선 신호에 의해 선택된다. 예를 들어, 로우(704)는 워드선(704) 상의 액티브 워드선 신호 WLx에 의해 선택된다. 각 컬럼은 비트선 쌍을 이루는 비트선(708) 및 상보형 비트선(709)을 포함한다. 각 비트선 쌍은 감지 증폭기(730) 등의 각 감지 증폭기에 연결된다. 각 감지 증폭기는 컬럼 선택 트랜지스터(742 및 744)에 의해 각각 로컬 입력/출력 선인 LIO(746) 및 LIO(748)에 연결되는 상보형 출력 단자를 갖는다. 컬럼 선택 트랜지스터들은, 예를 들어 리드(740) 상의 YS_Y인 액티브 컬럼 선택 신호에 의해 선택된다. 각 컬럼은 제1 선충전 트랜지스터(724), 제2 선충전 트랜지스 터(726) 및 제3 선충전 트랜지스터(728)를 포함하는 개별 선충전 회로를 갖는다. 제1 선충전 트랜지스터 및 제2 선충전 트랜지스터는 리드(720) 상의 액티브 선충전 신호 PRE에 응답하여 리드(722)를 통해 비트선(708)과 상보형 비트선(709)을 각각 전압 단자 GND에 연결한다. 제3 선충전 트랜지스터는 리드(720) 상의 액티브 선충전 신호 PRE에 응답하여 비트선(708)과 상보형 비트선(709)을 상호 연결한다.

동작시, 제어 및 디코드 회로(700)는 칩 인에이블 신호 CE, N개의 어드레스 비트를 포함하는 어드레스 신호 A_N 및 판독/기입 신호 WR을 수신한다. 제어 및 디코드 회로는 액티브 워드선 신호 WL, 액티브 컬럼 선택 신호 YS, 액티브 플레이트선 신호 PL 및 선충전 신호 PRE를 제공하는데, 여기서 WL, YS 및 PL은 각 그룹의 워드선, 컬럼 선택선 및 플레이트선을 나타낸다. 어드레스된 로우와 컬럼의 교차지점에 선택된 메모리 셀은 판독/기입 신호 WR의 논리적 상태에 응답하여 각 비트선 상에서 데이터를 수신하거나 또는 데이터를 제공한다. 예를 들어, 신호 WR이 하이일 때, 기입 동작이 수행된다. 대안적으로, 신호 WR이 로우일 때, 판독 동작이 수행된다. 판독 또는 기입 동작 중 어느 하나에 대해, 워드선 신호 WL_X 등의 워드선 신호가 액티브 하이가 되면, 인접 워드선 WL_{X +1}(702) 및 WL_{X -1}(706)에는 각각 주변 커패시터 CF(770 및 772)를 통해 적은 전압이 커플링된다. 이들기타 소스들은 플레이트선 커플링을 포함한다. 그러나, 인접 워드선 이외의 소스들로부터의 용량성 커플링은 편의상 생략된다. 워드선 용량성 커플링은 인접 워드선 WL_{X +1}(702) 및 WL_X-1(706) 상의 전압을 100mV 정도 증가시키고, 서브쓰레숄드 누설을 대략 1배 정도 크기로 증가시킨다. 다음에, 플레이트선 신호 PL₀(710)의 로우-투-하이 천이는 스토리지 노드로부터 비트선까지 흐르는 서브쓰레숄드 전류를 포함한다. 이러한 전하 손실은 플레이트선 신호 PL₀(710)의 후속 로우-투-하이 천이를 뒤따르는 인접 워드선(702 및 706)을 따라 각 메모리 셀의 스토리지 노드에 -1.3mV 정도를 커플링한다. 더욱이, 플레이트선 신호 PL₀가 로우일 때 비트선으로부터 인접 워드선(702 및 706) 상의 메모리 셀들의 스토리지로 흐르는 서브쓰레숄드 전류는, 각 액세스 트랜지스터의 드레인-투-소스 전압이 훨씬 작기 때문에, 하이일 때에 비하여 훨씬 작다. 따라서, 워드선 WL_X(704)에 대한 반복 액세스는 인접 워드선(702 및 706) 상의 각 메모리 셀의 스토리지 노드에 100mV 정도의 네거티브 전압을 축적하게 된다.

도 6을 참조하면, 스텝 및 펄스 감지 스킴들 모두에 있어서 문제를 나타내는 인접 워드선 WL_{X +1}(702) 및 WL_{X -1}(706)(도 7) 상에서와 같이 선택되지 않은 강유전성 메모리 셀의 개략도가 도시된다. 여기서는, 강유전성 메모리 셀의 호환가능한 소자들을 나타내는 데에는 도 1의 메모리 셀에 사용된 것과 동일한 참조부호들이 사용된다. 저항 R_GATE(114)는 액세스 트랜지스터(102)의 써브쓰레숄드 누설 경로를 나타낸다. 다이오드(116)는 스토리지 노드(112)와 메모리 회로 기판 사이의 기생 접합 다이오드이다. 워드선 단자 WL(106)은 선택된 워드선(도시되지 않음)에 인접하여 있다. 각 워드선은 금속 션트와 병렬로 단결정 실리콘층으로 통상 형성된다. 이러한 금속 션트는 단결정 실리콘 워드선에 비해 훨씬 저항성이 작으며, 워드선 저항을 감소시키기 위해 일정한 간격으로 접속된다. 판독 동작 중 워드선 단자(106)는 인접 액티브 워드선의 로우-투-하이 천이동안 100mV까지 전개되는데, 이는 이하 상세히 설명될 것이다. 플레이트선(110)은 선택되지 않은 셀들 뿐만 아니라 선택된 워드선 상의 셀들에 공통이다. 강유전성 커패시터(100)는 각각의 데이터 신호를 축적하고, 바람직하게는 앞서 설명된 바와 같이 단자들 양단에 강제 전압이 전개될 때까지 제로 볼드를 갖는다. 이하 예의 논의에서, 강유전성 커패시터(100)는 대략 용량이 30fF이다.

판독 또는 기입 동작 중 워드선 WL(106)에 인접하는 선택된 워드선은 대략 2.2V 하이로 구동된다. 이러한 인접 워드선은 워드선 단자(106)에 100mV를 용량성으로 커플링할 수 있고, 액세스 트랜지스터(102)의 써브쓰레숄드 도전성을 매우 증가시킨다. 비트선(108)은 로우로 구동되고, 플레이트선 PL(110)은 대략 1.65V 하이로 구동된다. 다이오드(116)와 공유하는 전하 및 액세스 트랜지스터(102)의 게이트-투-소스 용량으로 인해, 플레이트선 PL 천이는 스토리지 노드(112)에 1.6V를 커플링한다. 따라서, 스토리지 노드(112)는 0V에서 1.6V가 된다. 고온에서 이러한 조건들 하에, 액세스 트랜지스터(102)의 써브쓰레숄드 누설 전류 I_SUB는 1nA 미만에서, 워드선(106)으로의 커플링이 없을 때 대략 10nA까지 증가하거나, 또는 워드선(106)에 100mV가 커플링될 때 약 1배 정도의 크기까지 증가한다. 저항 R_GATE(114)을 통하는 이러한 정도의 써브쓰레숄드 누설 전류는 세그먼트의 종단에서 금속 션트를 통해 단결정 실리콘 워드선이 방전할 수 있고 로우 디코드 회로가 워드선 WL(106)을 0V로 복구할 때까지 대략 4ns 동안 지속한다. 4ns 동안 10nA의 써브쓰레숄드 전류 I_SUB는 앞서 설명된 조건에 놓인 스트로지 노드 전압에서의 1.3mV 감소를 나타낸다. 또한, 이러한 전하 손실은 누적되는 것이다. 적은 드레인-투-소스 전류로 인해 플레이트선 PL(110)이 0V로 복귀할 때 액세스 트랜지스터(102)를 통해 비트선 BL(108)로부터 최소 전류가 흐른다. 그러나, 워드선 WL(106)에 인접하는 메모리 셀들에 대한 후속 메모리 액세스 및 그로 인한 전하 손실은, 스토리지 노드(112)에 -100mV 정도의 네거티브 전압을 초래한다. 이러한 메모리 액세스는 강유전성 메모리 셀의 데이터 "1" 레벨을 상당히 열화시켜, 판독 에러를 초래하게 된다. 데이터 "1"의 열화는 비트선 전압 불균형을 초래하고, 심지어는 강유전성 커패시터의 극성을 감소시키기도 한다.

<발명의 개요>

본 발명의 바람직한 실시예에 따르면, 선택되지 않은 워드선에 대한 용량성 커플링을 저감하기 위한 메모리 회로 및 방법이 개시된다. 이러한 회로는 로우 및 컬럼으로 배열되는 복수의 메모리 셀들을 포함한다. 각각의 로우는 제1 부분과 제2 부분을 갖는다. 제1 비트선은 각 제1 부분에서 각 컬럼의 메모리 셀들에 연결된다. 제2 비트선은 각 제2 부분에서 각 컬럼에 연결된다. 워드선은 제1 로우의 제1 부분과 제2 로우의 제2 부분에 연결된다. 각 인접 워드선에 대한 워드선 용량이 감소되고, 이에 의해 어레이 노이즈를 감소시키며 신호 마진을 향상시킨다.

본 발명의 지금까지의 특징들은 첨부 도면들과 함께 이하의 상세한 설명을 읽으면 보다 잘 이해될 것이다.

도 1은 종래 기술의 강유전성 메모리 셀의 회로도이다.

도 2는 도 1의 강유전성 커패시터(100)의 히스테리시스 곡선이다.

도 3은 도 1의 강유전성 메모리 셀로의 기입 동작을 나타내는 타이밍도이다.

도 4는 도 1의 강유전성 메모리 셀로부터의 스텝 감지 판독 동작을 나타내는 타이밍도이다.

도 5는 도 1의 강유전성 메모리 셀로부터의 펄스 감지 판독 동작을 나타내는 타이밍도이다.

도 6은 써브쓰레숄드 누설에 기인한 강유전성 메모리 셀 스토리지 노드에서의 전하 축적을 나타내는 종래 기술의 개략 회로도이다.

도 7은 선택되지 않은 워드선으로의 용량성 커플링을 나타내는 메모리 회로의 개략도이다.

도 8은 본 발명의 6 메가비트 강유전성 메모리의 블럭도이다.

도 9는 도 8의 강유전성 메모리 회로의 "830" 부분의 블럭도이다.

도 10은 도 9의 "830" 부분의 32개 워드선에 대한 스크램블링 패턴 예를 나타내는 도면이다.

도 11은 도 10의 스크램블링 패턴에 대한 워드선(5) 예를 나타내는 도면이다.

도 12는 도 9의 "830" 부분의 32개 워드선에 대한 스크램블링 패턴의 다른 예를 나타내는 도면이다.

도 13은 도 12의 스크램블링 패턴에 대한 워드선(5 및 17)의 예를 나타내는 도면이다.

도 14는 도 9의 "830" 부분의 3개의 리던던트 워드선을 갖는 32개 워드선에 대한 스크램블링 패턴의 예를 나타내는 도면이다.

도 15는 도 14의 스크램블링 패턴에 대한 워드선(5 및 15)의 예를 나타내는 도면이다.

도 16은 본 발명을 유리하게 채택할 수 있는 휴대용 전자 장치의 일 예로서의 무선 전화의 블럭도이다.

도 16을 참조하면, 당업계에 공지된 메모리 어레이들, 디코드 회로들, 상호접속 셀들 또는 임의의 기타 기하학적 어레이에 본 발명을 유리하게 채택할 수 있는 휴대용 전자 장치의 일 예로서의 무선 전화의 블럭도가 도시된다. 무선 전화는 안테나(1600), 무선 주파수 송수신기(1602), 기저대역 회로(1610), 마이크로폰(1606), 스피커1608), 키패드(1620) 및 디스플레이(1622)를 포함한다. 이러한 무선 전화가 바람직하게는 당업계에 잘 알려진 재충전가능형 배터리(도시되지 않음)에 의해 전력을 공급받는다. 안테나(1600)는 무선 전화로 하여금 당업계에 공지된 방식으로 무선 전화통신을 위해 무선 주파수 환경과 인터렉트할 수 있게 해준다. 무선 주파수 송수신기(1602)는 안테나(1600)를 통해 무선 주파수 신호를 송신 하고 수신한다. 송신된 신호는 기저대역 회로(1610)로부터 수신되는 음성/데이터 출력 신호에 의해 변조된다. 수신된 신호는 복조되어 음성/데이터 입력 신호로서 기저대역 회로(1610)에 공급된다. 아날로그부(1604)는 아날로그 음성 신호를 수신하기 위한 마이크로폰(1606)에 접속되는 아날로그-디지털 변환기(1624)를 포함한다. 아날로그-디지털 변환기(1624)는 이들 아날로그 음성 신호를 디지털 데이터로 변환하고, 이를 디지털 신호 처리기(1616)에 인가한다. 아날로그부(1604)는 도한 스피커(1608)에 접속되는 디지털-아날로그 변환기(1626)를 포함한다. 스피커(1608)는 사용자에게 음성 출력을 제공한다. 디지털부(1610)는 하나 이상의 집적 회로들로 구현되고, 마이크로컨트롤러부(1618), 디지털 신호 처리기(1616), 불휘발성 메모리 회로(1612) 및 휘발성 메모리 회로(1614)를 포함한다. 불휘발성 메모리 회로(1612)는 판독 전용 메모리(ROM), 강유전성 메모리(FeRAM), 플래시 메모리 또는 당업계에 공지된 기타 불휘발성 메모리를 포함할 수 있다. 휘발성 메모리 회로(1614)는 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 또는 당업계에 공지된 기타 휘발성 메모리 회로를 포함할 수 있다. 마이크로컨트롤러부(1618)는 키패드(1620)와 인터렉트하여 사용자로부터 전화 번호 입력 및 제어 입력을 수신한다. 마이크로컨트롤러부(1618)는 다이얼링된 번호들, 잔여 배터리 수명 등 전화의 현재 상태 및 수신된 영숫자(alphanumeric) 메시지들을 표시하기 위해 디스플레이(1622)에 드라이브 기능을 공급한다. 디지털 신호 처리기(1616)는 송신 인코딩, 수신 디코딩, 에러 검출 및 수정, 에코 취소, 음성 대역 필터링 등을 위한 실시간 신호 처리를 제공한다. 마이크로컨트롤러부(1618) 및 디지털 신호 처리기(1616) 양자 모두는 프로그램 명령어 및 사용자 프로필 데이터를 위해 불휘발성 메모리 회로(1612)와 인터렉트한다. 마이크로컨트롤러부(1618) 및 디지털 신호 처리기(1616)는 또한 신호 처리, 음성 인식 처리 및 기타 애플리케이션들을 위해 휘발성 메모리 회로(1614)와 인터렉트한다.

도 8을 참조하면, 본 발명의 6메가비트 강유전성 메모리의 블럭도가 도시된다. 이 메모리는 상부(800) 및 하부(802) 3메가비트 메모리 블럭들로 분할된다. 양 메모리 블럭은 디코딩 차이를 제외하고는 실질적으로 동일하다. 2개의 3메가비트 메모리 블럭들 사이에는 입력 및 출력 논리 회로(804)가 배치된다. 제어 논리 회로(840)는 강유전성 메모리를 동작시키기 위한 어드레스 회로, 제어 회로 및 타이밍 회로를 포함한다. 각 메모리 블럭, 예를 들어 메모리 블럭(800)은 실질적으로 동일한 6개의 512K 섹션들(830-835)로 더욱 분할된다. 각 섹션은, 예를 들어 섹션(830)은, 16개의 세그먼트(820-824)로 더욱 분할된다. 로우 디코드 회로(810)는 로우 어드레스 신호들에 응답하여 섹션(830) 내의 워드선들을 제어한다. 감지 증폭기 뱅크(806 및 808)는 섹션(830)으로부터 선택된 데이터 신호들을 증폭한다.

도 9는 도 8의 강유전성 메모리 회로의 512K 섹션(830)의 블럭도이다. 섹션(830)은 512개의 로우와 1024개의 컬럼인 어레이의 메모리 셀들로 배열된다. 섹션(830)의 대안적인 실시예는 또한 당업계에 공지된 바와 같은 리던던트 메모리(도시되지 않음)의 추가 로우 및 컬럼을 포함한다. 섹션(830)은 16개의 플레이트선 그룹을 포함한다. 각 플레이트선 그룹은 32개 로우의 강유전성 메모리 셀에 대응한다. 섹션(830)은 또한 16개의 세그먼트(820-825)를 포함한다. 각 세그먼트는 개별 세그먼트 구동 회로(920-925)를 포함한다. 이들 세그먼트 구동 회로는 세그먼트 0(820)에서의 플레이트선(930) 등과 같은 16개의 개별 플레이트선을 구동한다.

동작시, 섹션(830)의 로우의 메모리 셀들은 로우 디코드 회로(810)에 인가되는 9개의 최하위 로우 어드레스 비트 RA0-RA8에 의해 선택된다. 로우 디코드 회로는 이에 응답하여 섹션(830)의 16개 세그먼트 모두에 공통인 워드선을 선택한다. 이 워드선이 바람직하게는 각 세그먼트(820-825)에 대응하는 다결정 실리콘 세그먼트들을 덮는 금속 도전체로 이루어진다. 다결정 실리콘 세그먼트들은 제어 게이트(106)(도 6) 등 각 메모리 셀들에 대한 제어 게이트이다. 각 다결정 실리콘 세그먼트가 바람직하게는 금속 도전체로의 각 종단에 접속되어 워드선 저항을 최소화한다. 각 세그먼트(820-825)의 워드선은 금속 도전체에 의해 접속된다. 각 워드선은 영역 용량 및 프린지 용량을 포함한다. 영역 용량은 각 액세스 트랜지스터(102) 제어 게이트의 용량, 하부 기판으로의 하부 다결정 실리콘 표면의 용량 및 상부 금속 도전체로의 금속 도전체의 상부 표면의 용량을 포함한다. 프린지 용량 C_F(도 7)는 다결정 세그먼트의 엣지들과 다결정 세그먼트의 엣지들로의 워드선 WLX(704)의 금속 도전체 및 바로 인접하는 워드선 WLX-1(706)과 WLX+1(702)(도 7)의 금속 도전체들 사이의 용량을 포함한다. 프린지 용량에 관한 다른 요소들이 있지만, 그들의 어레이 노이즈 기여도는 무시할만 하다. 본 발명의 바람직한 실시예에 따르면, 선택된 워드선이 바람직하게는 이하 상세히 설명되는 바와 같이 인접 선택되지 않은 워드선들에 전압을 거의 커플링하지 않는다. 플레이트선은 선택된 로우에 대응하는 4개의 로우 어드레스 비트 RA5-RA8 및 4개의 컬럼 어드레스 비트 CA6-CA9에 의해 선택된다. 이에 응답하여, 64개의 메모리 셀들이 각 비트선에 데이터를 생성한다. 이들 데이터는 감지 증폭기 뱅크(806 및 808)의 각 감지 증폭기에 의해 증폭된다.

도 10을 참조하면, 도 9의 섹션(830)의 1 내지 32 워드선에 대한 스크램블링 패턴 예를 도시한다. 이 도면의 바닥 로우는 세그먼트 0DML 플레이트선(930)에 대응하는 32개 워드선 각각의 물리적 워드선 위치에 대응한다. 도 9의 16개의 세그먼트 820-825DP 대응하는 세그먼트 번호 0-15는 도면의 좌측 컬럼에 있다. 본 도면의 테이블 엔트리는 각 플레이트선 그룹에 대응하는 물리적 위치에서의 각 워드선의 논리적 어드레스이다. 물리적 워드선 위치 및 논리적 어드레스는 상부 및 바닥부 로우에서 동일하다. 도면 중 음영처리 부분은 세그먼트 구동 회로(920-925)(도 9)에 대응한다. 각각의 짝수 워드선이 단일 개별 컬럼에 열거된다. 그러나, 각각의 홀수 워드선은 2개 세그먼트 이상에 대해 개별 섹션에 임의의 다른 워드선과 인접하는 워드선이 없도록 컬럼을 변화시킨다.

도 11의 도면은 섹션(830, 도 9)을 통한 논리적 워드선 5의 라우팅을 도시하고 있다. 모든 짝수 워드선은 굵은 수직선으로 도시되어 있다. 홀수 워드선 5는 점선으로 도시되어 있다. 워드선 5의 수직 부분들은 위의 금속 도전체에 접속된 다결정질 실리콘 세그먼트를 포함한다. 워드선 5의 수평 부분들은 금속 도전체만을 포함하는 것이 바람직하다. 워드선 5는 세그먼트 0을 통하여 세그먼트 0과 세 그먼트 1 사이의 세그먼트 구동 회로로 라우팅된다. 그 다음, 워드선 5의 금속 부분은 세그먼트 구동 회로를 통해 물리적 워드선 위치 1에 수평으로 라우팅된다. 다음으로, 다결정질 실리콘과 금속 도전체를 포함하는 워드선 5는 세그먼트 1 및 2를 통하여 수직으로 라우팅된다. 세그먼트 2와 3 사이에 있는 다음 세그먼트 구동 회로는 물리적 워드선 위치(29)로 수평으로 라우팅된다. 물리적 워드선 위치(29)에서, 워드선 5는 세그먼트 3 및 4를 통하여 수직으로 라우팅된다. 그 다음, 워드선 5의 금속 부분은 물리적 워드선 위치 25에 수평으로 라우팅된다. 물리적 워드선 위치 25에서, 워드선 5는 세그먼트 5 및 6을 통해 수직으로 라우팅된다. 2개의 세그먼트와 4개의 물리적 워드선 위치를 횡단하는 이와 같은 계단형 라우팅 시퀀스는 물리적 워드선 위치 5까지 계속되고, 거기에서 최종적으로 세그먼트(15)를 통하여 라우팅되면서 시퀀스가 종료된다.

유리하게도, 본 발명의 도 11의 실시예는 인접 워드선들에 대한 워드선 5의 프린지 용량을 감소시킨다. 각 워드선은 메모리 어레이의 세그먼트들에 대응하는 수개의 부분을 포함한다. 예를 들어, 워드선 5(1102)가 세그먼트 3 및 4를 통하여 라우팅될 때, 프린지 용량은 주로 바로 인접하는 워드선 28(1104)과 워드선 30(1100) 사이에 있다. 워드선 5(1108)가 세그먼트 5 및 6을 통하여 라우팅될 때, 프린지 용량은 주로 바로 인접하는 워드선 24(1110)과 워드선 26(1106) 사이에 있다. 다른 홀수 워드선들은 수직단에 앞서서 4 워드선 위치를 뺌으로써 동일한 계단형 라우팅 패턴을 따른다. 4 워드선 위치를 빼면 플레이트선 경계를 건너게 되는 경우, 다음 워드선 위치는 다음 워드선 위치는 이전 워드선 위치에 28을 더함으 로써 계산된다. 따라서, 각 워드선은 바로 인접하는 홀수 워드선들과 프린지 용량의 2 이하의 세그먼트만을 공유한다. 시뮬레이션에 의하면, 그러한 바로 인접하는 비선택 워드선으로의 어레이 노이즈 커플링은 100㎷ 초과 내지 50㎷ 미만으로 감소되는 것으로 나타난다. 따라서, 인접 워드선 커플링으로 인한 어레이 노이즈는 종래기술의 회로의 1/8 정도로 크게 감소된다. 또한, 32개의 물리적 워드선 위치에 대한 각 홀수 워드선의 수평 컴포넌트의 저항은 무시할 수 있다. 따라서, 짝수와 홀수 워드선에서의 메모리셀에 대한 액세스 시간은 거의 동일하다.

이제, 도 12를 보면, 섹션(830, 도 9)의 32개의 워드선에 대한 다른 예시적인 스크램블링 패턴을 나타낸 본 발명의 다른 실시예의 도면이 도시되어 있다. 마찬가지로, 모든 워드선이 굵은 수직선으로 도시되어 있다. 홀수 워드선의 물리적 위치는 세그먼트 0, 4, 8, 12를 횡단한 후 계단형 패턴으로 바뀐다. 그러므로, 각각의 선택된 워드선은 4개 이하의 세그먼트에 대하여 2개의 바로 인접하는 짝수 워드선과 프린지 용량 컴포넌트를 공유한다. 도 13은 예를 들어 워드선 5 및 17을 대해 이러한 라우팅 시퀀스를 도시한 것이다. 워드선 5는 세그먼트 0을 통하여 세그먼트 0과 세그먼트 1 사이에 있는 세그먼트 구동 회로로 라우팅된다. 그 다음, 워드선 5의 금속 부분은 세그먼트 구동 회로를 통해 물리적 워드선 위치 1로 수평으로 라우팅된다. 다음으로, 다결정질 실리콘 및 금속 도전체를 포함하는 워드선 5는 세그먼트 1 내지 4를 통하여 수직으로 라우팅된다. 세그먼트 4와 세그먼트 5 사이의 다음 세그먼트 구동 회로에서, 워드선 5의 금속 부분은 물리적 워드선 위치(13)로 수평으로 라우팅된다. 물리적 워드선 위치 13에서, 워드선 5는 세그먼트 5 내지 8을 통해 수평으로 라우팅된다. 그 다음, 워드선 5는 물리적 위치 9를 통해 수평으로, 세그먼트 9 내지 12를 통해 수직으로 라우팅된다. 최종적으로, 워드선 5가 물리적 위치 5로 수평으로, 세그먼트 13 내지 15를 통해 수직으로 라우팅되어, 시퀀스가 종료된다.

워드선 17은 세그먼트 0을 통해 세그먼트 0과 세그먼트 1 사이의 세그먼트 구동 회로로 라우팅된다. 워드선 17의 금속 부분은 세그먼트 구동 회로를 통해 물리적 워드선 위치 29로 수평으로 라우팅된다. 다음으로, 다결정질 실리콘 및 금속 도전체를 포함하는 워드선 17은 세그먼트 1 내지 4를 통해 라우팅된다. 그 다음, 워드선 17의 금속 부분은 물리적 워드선 위치 25로, 그리고 세그먼트 5 내지 8을 통해 수직으로 라우팅된다. 워드선 17이 세그먼트 12와 세그먼트 13 사이의 물리적 위치 17로 되돌아갈 때까지 계단형 라우팅 패턴이 계속된다. 그 다음, 워드선 17이 세그먼트 13 내지 15를 통해 수직으로 라우팅되어, 시퀀스가 종료된다.

본 발명의 본 실시예는 각 홀수 워드선을 각 플레이트선의 2분의 1로 제한한다. 그러므로, 각 홀수 워드선의 수평 라우팅은 도 10 및 도 11의 실시예의 거리의 약 2분의 1이다. 홀수 워드선은 수직단에 앞서서 4 워드선 위치를 뺌으로써 동일한 계단형 라우팅 패턴을 따른다. 그러나, 4 워드선 위치를 빼면 플레이트선 또는 플레이트선의 2분의 1을 건너게 되는 경우, 다음 워드선 위치는 이전 워드선 위치에 12를 더함으로써 계산된다. 유리하게도, 각각의 선택된 워드선은 4개 이하의 세그먼트에 대하여 바로 인접한 비선택 워드선과 프린지 용량을 공유한다. 따라서, 프린지 용량으로 인한 어레이 노이즈는 종래기술의 회로의 4분의 1로 감소될 수 있다.

이제, 도 14를 참조하면, 도 9의 섹션(830)의 4개의 리던던트 워드선을 갖는 32개의 워드선에 대한 예시적인 스크램블링 패턴이 도시되어 있다. 도면의 테이블 엔트리들은 각 플레이트선 그룹에 대응하는 물리적 위치에서의 각 워드선의 논리적 어드레스이다. 최하위 로우에서, 논리적 워드선 어드레스 및 물리적 워드선 위치는 동일하다. 플레이트선 세그먼트 번호는 좌측 컬럼에 표시되어 있다. 36개의 노멀 및 리던던트 워드선에 대하여, 도 10 및 도 11에 관련하여 앞에서 설명한 것과 동일한 계단형 라우팅 패턴이 사용된다. 각각의 짝수 워드선은 16개의 세그먼트 전부에 대하여 동일한 물리적 위치를 갖는다. 각각의 홀수 워드선은 그 논리적 어드레스에 대응하는 각각의 물리적 위치에서 시작한다. 각각의 새로운 위치는 선행 물리적 위치로부터 4를 뺌으로써 계산된다. 4를 빼면 플레이트선 경계를 건너게 되는 경우, 다음 물리적 위치는 선행 물리적 위치에 32를 더함으로써 계산된다. 도 15의 도면은 도 14의 스크램블링 패턴에 대하여 예시적으로 워드선 5 및 15를 도시한 것이다. 워드선 5 및 15는 각각 점선과 파선으로 도시되어 있다. 워드선 5는 워드선 위치 1에서 세그먼트 1 및 2를 통해, 도 11에 관하여 앞에서 설명한 것과 동일한 패턴을 따른다. 그러나, 워드선 위치 1에서 4를 빼면 물리적 위치는 플레이트선 경계 밖에 있게 된다. 그러므로, 다음 물리적 워드선 위치는 33, 즉 1과 32의 합이다. 다음으로, 워드선 5는 세그먼트 3 및 4를 통해 수직으로 라우팅된다. 그 다음, 워드선 5는 세그먼트 3 및 4를 통해 수직으로 라우팅된다. 그 다음, 4 워드선 위치를 빼고 2 세그먼트를 횡단하는 앞에서 설명한 계단형 패턴이 다 시 시작된다. 워드선 5이 물리적 워드선 위치 9에서 세그먼트 15를 통하여 라우팅되면, 라우팅 패턴이 종료한다. 워드선 15의 계단형 라우팅 패턴은, 워드선 15가 물리적 워드선 위치 3에서 세그먼트 5 및 6을 횡단한다는 점을 제외하면, 워드선 5와 유사하다. 위치 3에서 4를 빼면 플레이트선 경계를 건너게 된다. 다음 물리적 워드선 위치 35는 선행 워드선 위치 3에 32를 더함으로써 계산된다. 그 다음, 워드선 15는 세그먼트 7 및 8을 통해 수직으로 라우팅된다. 그 다음, 워드선 15가 물리적 워드선 위치 19에서 세그먼트 15를 횡단할 때까지, 4 워드선 위치를 빼고 2 세그먼트를 횡단하는 계단형 패턴이 계속된다.

도 11의 실시예에서와 마찬가지로, 본 발명의 본 실시예는 유리하게도 인접 워드선들에 대한 워드선 5의 프린지 용량을 감소시킨다. 한 세그먼트 내에 있는 어떠한 짝수 또는 홀수 워드선도 2개 이상의 세그먼트에 대하여 임의의 다른 워드선에 인접하지 않는다. 따라서, 인접 워드선 커플링에 대한 어레이 노이즈는 종래기술의 회로에 비하여 8분의 1로 크게 감소된다. 그러나, 도 14 및 도 15의 실시예는 리던던시를 포함하므로, 각 워드선은 2개의 세그먼트에 대하여 모든 다른 워드선에 인접하지 않는다. 예를 들어, 워드선 5는 하나의 세그먼트에 대하여 짝수 워드선 4 및 6에만 인접한다. 마찬가지로, 워드선 15는 단일 세그먼트에 대하여 짝수 워드선 14 및 16에만 인접한다. 그러므로, 유리하게도, 인접 워드선 커플링으로 인한 어레이 노이즈는 전체 세그먼트로 분산되어, 임의의 활성 워드선으로부터 임의의 다른 인접 비선택 워드선으로 커플링되는 전압이 현저하게 감소된다. 서브쓰레숄드 누설은 게이트 전압에 지수적으로 의존한다. 따라서, 비선택 워드선 에 커플링되는 게이트 전압이 감소되면, 비선택 메모리 셀의 저장 노드에서의 전하 손실이 크게 감소된다. 예를 들어, 비선택 메모리셀에 대하여 100㎷ 내지 50㎷의 최대 게이트 전압의 감소는, 서브쓰레숄드 전류를 3분의 1로 감소시킨다. 또한, 36 물리적 워드선 위치에 대한 각 홀수 워드선의 수평 컴포넌트의 저항은 무시할 수 있다. 따라서, 짝수 및 홀수 워드선에서의 메모리셀에 대한 액세스 시간이 실질적으로 동일하다.

본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되어서는 안 된다. 당업자라면, 본 명세서를 참조하여, 그러한 예시적인 실시예는 물론, 본 발명의 다른 실시예들에 대하여 다양한 수정 및 조합이 가능함을 쉽게 알 것이다. 예를 들어, 본 발명의 바람직한 실시예는 1트랜지스터/1캐패시터(1T/1C) 강유전성 메모리셀에 대하여 설명되었다. 그러나, 본 발명은 1트랜지스터/1캐패시터(1T/1C) 동적 랜덤 액세스 메모리셀, 정적 랜덤 액세스 메모리(SRAM)셀, 또는 본 기술분야에 알려져있는 다른 메모리셀에도 동등하게 적용될 수 있다. 또한, 본 발명은 2트랜지스터/2캐패시터(2T/2C) 강유전성 또는 동적 랜덤 액세스 메모리셀에도 동등하게 적용될 수 있다. 이러한 2T/2C 셀은 보상형 1T/1C 메모리셀이다. 워드선(또는 워드선들)은 2T/2C 메모리셀을 활성화하고, 그에 의해 보상형 1T/1C 메모리셀을 그 각각의 보상형 비트선에 커플링한다. 예를 들어, 2T/2C 메모리셀이 데이터 "1"을 저장하는 경우, 참 및 상보적 비트선 전압이 변경되어 총 차분 전압을 생성한다. 본 발명은 수개의 워드선이 플레이트선에 공통인 아키텍쳐에 관련하여 설명되었다. 그러나, 본 발명은 플레이트선이 하나보다 많은 워드선에 의해 공유되지 않는 아키텍쳐에 동등하게 적용될 수 있다. 그러므로, 본 발명은 그러한 수정 또는 실시예들을 포괄하도록 의도된다.

Claims (11)

1. 메모리 회로를 포함하는 장치로서,

   로우 및 컬럼으로 배열된 복수의 메모리셀 - 각각의 로우는 제1 부분 및 제2 부분을 가짐-,

   각각의 제1 부분 내의 메모리셀들의 각 컬럼에 연결된 제1 도전체,

   각각의 제2 부분 내의 각 컬럼에 연결된 제2 도전체, 및

   제1 로우의 제1 부분 및 제2 로우의 제2 부분 내의 각 메모리셀의 제어 단자에 연결된 제3 도전체

   를 포함하는 장치.
2. 제1항에 있어서, 상기 제1 및 제2 도전체는 비트선이고, 상기 제3 도전체는 워드선인 장치.
3. 제2항에 있어서, 상기 복수의 메모리셀에 연결된 복수의 플레이트선을 더 포함하는 장치.
4. 제2항 또는 제3항에 있어서,

   상기 각각의 제1 부분 내의 메모리셀들의 각 컬럼에 연결된 제1쌍의 워드선 -상기 제1 로우의 제1 부분은 상기 제1쌍의 워드선 사이에서 그들에 인접함-, 및

   상기 제1쌍의 워드선과는 다르고, 상기 각각의 제2 부분 내의 메모리셀들의 각 컬럼에 연결된 제2쌍의 워드선 -상기 제2 로우의 제2 부분은 상기 제2쌍의 워드선 사이에서 그들에 인접함-

   을 포함하는 장치.
5. 제4항에 있어서, 상기 제3 도전체는 리던던트 워드선이고, 상기 제1쌍의 워드선 중 적어도 하나는 노멀 워드선인 장치.
6. 제1항에 있어서, 상기 제3 도전체는 상기 제1 로우의 상기 제1 부분과 상기 제2 로우의 상기 제2 부분 위에 놓이는 장치.
7. 제6항에 있어서, 상기 제1 및 제2 도전체는 비트선이고, 상기 제3 도전체는 워드선 션트를 포함하고,

   상기 메모리 회로는 상기 워드선 션트에 전기접속된 워드선을 더 포함하며, 상기 워드선은 상기 제1 로우의 제1 부분과 상기 제2 로우의 제2 부분 내의 각 메모리셀의 제어 단자에 연결되는 장치.
8. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 회로에 연결된 프로세서 회로를 더 포함하는 장치.
9. 제8항에 있어서, 상기 프로세서 회로에 연결된 키패드, 및 상기 프로세서 회로에 연결된 디스플레이를 더 포함하는 장치.
10. 메모리 회로 내에서 워드선을 라우팅하는 방법으로서,

    메모리 어레이 내의 제1 부분 내에서 제1쌍의 워드선에 인접하여 워드선을 형성하는 단계, 및

    메모리 어래이의 제2 부분 내에서 상기 제1쌍의 워드선과는 다른 제2쌍의 워드선에 인접하여 워드선을 형성하는 단계

    를 포함하는 워드선 라우팅 방법.
11. 제10항에 있어서, 상기 메모리 어레이의 상기 제1 및 제2 부분에 연결된 복수의 플레이트선을 형성하는 단계를 더 포함하는 워드선 라우팅 방법.

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