KR20070058111A - 반도체 소자의 다층금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 하부 금속배선 및 상기 하부 금속배선 전면에 수분흡수방지막인 라이너 절연막이 형성된 반도체 기판을 마련하는 단계와, 상기 라이너 절연막 상에 저유전 절연막과 캡핑 절연막을 차례로 형성하는 단계와, 상기 캡핑 절연막과 저유전 절연막 및 라이너 절연막을 식각하여 하부 금속배선을 노출시키는 비아홀을 형성하는 단계와, 상기 기판 결과물에 대해 비아홀 형성시 상기 저유전 절연막의 측벽에 흡착된 수분 및 불순물을 제거하는 위해 디개싱 공정을 수행하는 단계와, 상기 기판 결과물의 전면 상에 질화막을 형성하는 단계와, 상기 질화막을 식각하여 비아홀 측벽에 형성된 부분을 제외한 나머지 질화막 부분을 제거하는 단계 및 상기 측벽에 질화막이 형성된 비아홀을 통해 하부 금속배선과 콘택하는 상부 금속배선이 형성되도록 결과물 상에 베리어막과 금속막을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 다층금속배선 형성방법{Method for forming multi layer metal wiring of semiconductor device}
도 1a는 저유전율을 갖는 절연막에 따른 비아(Via) 저항을 나타내는 그래프.
도 1b는 종래의 다층금속배선 형성시 금속막의 매립 불량을 보여주는 사진.
도 1c는 종래의 다층금속배선 형성시 금속막의 매립 불량으로 인한 금속막의 리프팅(lifting) 현상을 보여주는 사진.
도 2a 내지 도 2e는 본 발명에 따른 듀얼 다마신 공정을 이용한 다층금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체기판 20: 하부 금속배선
30: 라이너 절연막 40: 저유전 절연막
50: 캡핑 절연막 60: 비아홀
70: 플라즈마 처리 공정 또는 증착 공정으로 형성된 질화막
80: 베리어막 90: 금속막
본 발명은 반도체 소자의 다층금속배선 형성방법에 관한 것으로, 보다 상세하게는, 층간절연막 물질인 저유전 절연막의 열화를 방지할 수 있는 반도체 소자의 다층금속배선 형성방법에 관한 것이다.
반도체 소자의 고집적 및 고속화가 진행되면서, 4.0∼4.2 정도의 유전율을 갖는 SiO2막으로된 통상의 층간절연막은 소자의 구동 속도 향상을 방해하는 요인으로서 작용하게 된다. 즉, 반도체 소자의 고집적화는 필연적으로 셀 영역의 크기 감소를 수반하게 되는데, 셀 영역의 크기가 감소되면, 이웃하는 금속배선들간의 기생 캐패시턴스가 증가되어 RC(Resistance/Capacitance) delay가 증가하게 되고, 이 결과, 소자의 구동 속도를 향상시키는데 한계를 갖게 된다.
따라서, 고속 소자의 구현을 위해, 층간절연 물질로 저유전율을 갖는 절연막을 반도체 제조 공정에서 사용하고 있다.
한편, 스택 구조의 반도체 소자를 제조함에 있어서, 하부배선과 상부배선간의 전기적 콘택은 비아 콘택(Via Contact)에 의해 이루어지는 것이 일반적이다. 이러한 비아 콘택을 형성하기 위해, 종래에는 층간절연막에 하부배선을 노출시키는 비아홀을 형성한 후, 상기 비아홀 내에 콘택 플러그를 형성함으로써, 상기 콘택 플러그를 통해 상기 하부배선이 후속에서 형성되는 상부배선과 콘택되도록 하고 있다.
여기서, 현재 수행되고 있는 층간절연막을 저유전 절연막으로 이용하여 형성된 종래의 다층금속배선 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 하부 금속배선 및 상기 하부 금속배선들 사이에 층간절연막이 형성된 반도체 기판을 마련한 후, 상기 하부 금속배선 및 층간절연막 상에 하부 금속배선과 후속 상부 금속배선의 전기적 콘택을 위한 비아홀을 형성하기 위해 층간절연막 물질로 두껍게 저유전 절연막을 증착한다.
이어서, 상기 하부 금속배선의 일부분을 노출시키도록 공지된 리소그라피 공정을 통해 상기 저유전 절연막의 소정 부분이 식각하고, 이 결과로, 비아홀을 형성한다. 다음으로, 상기 비아홀 내에 베리어막과 금속막을 차례로 증착하여, 이것에 의해, 콘택 플러그를 형성한다. 그리고나서, 콘택 플러그를 통해 상기 하부금속배선과 전기적으로 콘택되는 상부 금속배선을 형성한다.
그러나, 전술한 바와 같이, 종래의 다층금속배선 형성방법에는 다음과 같은 문제점이 있다.
비아홀 형성을 위한 층간절연막으로서 저유전 절연막을 적용하면, 특히, 카본이 결합된 SiOC 계열의 저유전 절연막을 사용하게 되면 비아홀 형성을 위한 저유전 절연막의 식각 후 O2 PR(Photo Resist) 스트립(strip) 진행시 저유전 절연막의 측벽(sidewall) 부분에 노출된 카본 성분이 휘발되면서 이 부분에 수분 및 불순물이 흡착하게 된다.
도 1a 및 도 1b를 참조하면, 상기 저유전막의 측벽 부분에 흡착된 수분등으로 인해 베리어막 증착 과정에서 아웃개싱(outgassing)됨으로써, 베어막의 증착이 어려우며, 아울러, 금속막의 매립(gap-fill) 불량이 유발되어 비아(Via) 저항이 높아지게 되는 것을 알 수 있다.
도 1c를 참조하면, 상기 금속막의 매립 불량으로 인해 금속막이 리프팅 (lifting) 되는 현상등이 발생하게 되어, 결과적으로, 디바이스의 수율을 급격히 저하된다.
결국, 종래 기술에 따라 금속배선의 형성을 위해 다마신 공정을 이용하면서, 층간절연막의 재질로 저유전 절연막을 적용하게 되면, 특히, 카본이 결합된 SiOC 계열의 저유전 절연막을 적용하게 되면, 상기 저유전 절연막의 열화가 야기되는 바, 소자의 제조수율 및 신뢰성 저하가 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속배선 공정에서 층간절연막 물질인 저유전 절연막의 열화를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하부 금속배선 및 상기 하부 금속배선 전면에 수분흡수방지막인 라이너 절연막이 형성된 반도체 기판을 마련하는 단계; 상기 라이너 절연막 상에 저유전 절연막과 캡핑 절연막을 차례로 형성하는 단계; 상기 캡핑 절연막과 저유전 절연막 및 라이너 절연막을 식각하여 하부 금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 기판 결과물에 대해 비아홀 형성시 상기 저유전 절연막의 측벽에 흡착된 수분 및 불순물을 제거하는 위해 디개싱 공정을 수행하는 단계; 상기 기판 결과물의 전면 상에 질화막을 형성하는 단계; 상기 질화막을 식각하여 비아홀 측벽에 형성된 부분을 제외한 나머지 질화막 부분을 제거하는 단계; 및 상기 측벽에 질화막이 형성된 비아홀을 통해 하부 금속배선 과 콘택하는 상부 금속배선이 형성되도록 결과물 상에 베리어막과 금속막을 차례로 형성하는 단계;를 포함하는 반도체 소자의 다층금속배선 형성방법을 제공한다.
여기서, 상기 라이너 절연막은 PECVD 방식에 따라 50∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 저유전 절연막은 SiOC 계열의 산화막으로 형성하는 것을 특징으로 한다.
상기 SiOC 계열의 산화막은 매립 특성 및 평탄화 특성이 있는 Spin-on 계통의 low-k 물질 또는 Trikon 사의 low-k flow-fill 물질 중에서 CVD 방식에 따라 형성하는 것을 특징으로 한다.
상기 SiOC 계열의 산화막은 BD(Black Diamond), Coral 및 Aurora 중에서 PECVD 방식에 따라 형성하는 것을 특징으로 한다.
상기 Spin-on 계통의 low-k 물질은 SiLK의 카본 폴리머 또는 HOSP, SX950 및 MSQ 계통의 물질인 것을 특징으로 한다.
상기 디개싱은 스퍼터 장비의 디개스 챔버 내에서 200∼450℃ 온도로 1∼10분 동안 수행하는 것을 특징으로 한다.
상기 질화막을 형성하는 단계는 플라즈마 처리 공정, 또는, 증착 공정으로 형성하는 것을 특징으로 한다.
상기 플라즈마 처리 공정은 NH3 또는 NH3+N2 혼합가스를 사용하면서 온도를 200∼450℃, 압력을 0.1∼30Torr, RF 플라즈마 전력을 100∼5000Ｗ로 하는 조건하에서 1∼10분 동안 수행하는 것을 특징으로 한다.
상기 NH3 가스의 유량은 1∼5000sccm으로 하고, 상기 N2 가스의 유량은 10∼10000sccm으로 하는 것을 특징으로 한다.
상기 플라즈마 처리 공정을 이용한 질화막은 30∼300Å 두께로 형성하는 것을 특징으로 한다.
상기 증착 공정은 SiH4와 NH3의 혼합 기체를 이용해서 PECVD 방식으로 수행하는 것을 특징으로 한다.
상기 PECVD 방식을 이용한 질화막은 50∼500Å 두께로 형성하는 것을 특징으로 한다.
상기 플라즈마 처리 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 Ar 가스를 사용하여 수행하는 것을 특징으로 한다.
상기 증착 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 CF4+N2O 또는 C2H6+O2 혼합가스를 이용하여 1차 식각하는 단계와, Ar 가스를 이용하여 2차 식각하는 단계로 구성되는 것을 특징으로 한다.
상기 RF Sputter 챔버 내에서 Ar 가스를 사용하여 식각하는 단계는 flow rate는 100∼10000sccm로, 압력은 0.1∼1Torr로, 바이어스 파워는 100∼1000Ｗ로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 다층금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 공지의 반도체 제조 공정에 따라 금속막 재질의 하부 금속배선(20)이 형성된 반도체 기판(10) 상에 수분흡수방지막으로써 라이너 절연막(30)을 증착한다. 여기서, 상기 라이너 절연막(30)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 따라 50∼1000Å 두께로 증착한다.
그런다음, 상기 라이너 절연막(30) 상에 저유전 절연막(40)을 증착한 후, 이어서, 캡핑 절연막(50)을 PECVD 방식에 따라 1000∼1500Å 두께로 증착한다. 여기서, 상기 저유전 절연막(40)은 카본(carbon) 성분이 많은 SiOC 계열의 산화막으로써, 상기 SiOC 계열의 산화막은 매립 특성 및 평탄화 특성이 있는 Spin-on 계통의 low-k 물질 또는 Trikon 사의 low-k flow-fill 물질 중에서 CVD 방식에 따라 증착하거나, 또는, BD(Black Diamond), Coral 및 Aurora 중에서 PECVD 방식에 따라 증착한다. 한편, 상기 Spin-on 계통의 low-k 물질은 SiLK의 카본 폴리머 또는 HOSP, SX950 및 MSQ 계통의 물질을 사용한다.
도 2b를 참조하면, 상기 하부 금속배선(20)과 후속 상부 금속배선간의 연결을 위해 상기 캡핑 절연막(50)과 저유전 절연막(40) 및 라이너 절연막(30)을 식각하여 하부 금속배선을 노출시키는 비아홀(Via Hole;60)을 형성한다. 여기서, 상기 비아홀 형성을 위한 캡핑 절연막(50)과 저유전 절연막(40) 및 라이너 절연막(30) 식각시 캡핑 절연막(50) 상에 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 사용하여 수행한다.
그런다음, 후속 공정을 위해 O2를 사용하여 감광막을 제거하게 되는데, 이 때, 상기 저유전 절연막(40) 측벽의 카본 성분이 휘발되면서 저유전 절연막(40)의 측벽에 수분 및 불순물이 흡착하게 된다.
도 2c를 참조하면, 상기 저유전 절연막(40)의 측벽에 흡착된 수분 및 불순물은 후속 베리어막 증착시 베리어막의 수분 및 카본 화합물이 아웃개싱(outgassing) 되어 베리어막의 증착에 어려움을 주기 때문에 상기 저유전 절연막(40)의 측벽에 흡착된 수분 및 불순물을 제거해야 한다.
따라서, 상기 기판 결과물에 대해 디개싱(degassing) 공정을 수행하여 상기 저유전 절연막의 측벽에 흡착된 수분 및 불순물을 제거한다. 여기서, 상기 디개싱 공정은 스퍼터(sputter) 장비의 디개스 챔버(degass chamber) 내에서 200∼450℃ 온도로 1∼10분 동안 수행한다.
도 2d를 참조하면, 상기 수분 및 불순물이 제거된 저유전 절연막(40)이 대기중에 노출되면서 수분 및 불순물이 재흡수 되는 것을 방지하기 위해 기판 결과물의 전면 상에 질화막(70)을 증착한다. 이때, 상기 질화막(70)은 플라즈마 처리 공정, 또는, 증착 공정으로 증착한다.
여기서, 상기 플라즈마(plasma) 처리 공정을 이용한 질화막(70)은 30∼300Å 두께로 증착하며, 상기 플라즈마 처리 공정은 NH3 또는 NH3+N2 혼합가스를 사용하면서 NH3 가스의 유량은 1∼5000sccm으로 하고, 상기 N2 가스의 유량은 10∼10000sccm으로 하며, 온도를 200∼450℃, 압력을 0.1∼30Torr, RF 플라즈마 전력을 100∼5000Ｗ로 하는 조건하에서 1∼10분 동안 수행한다.
또한, 상기 증착 공정은 SiH4와 NH3의 혼합기체를 이용하면서 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 수행하며, 상기 PECVD 방식을 이용한 질화막(70)은 50∼500Å 두께로 증착한다.
여기서, 본 발명은 상기 저유전 절연막(40)을 포함하는 기판 전면 상에 질화막(70)을 형성함으로써, 상기 저유전 절연막이 대기중에 노출되면서 수분 및 불순물이 재흡수 되는 것을 방지 할 수 있다. 따라서, 후속 베리어막 증착시 아웃개싱의 문제를 해결하게 되며, 또한, 금속막의 매립 불량 문제가 해결되며, 결과적으로 금속막의 리프팅되는 현상을 방지할 수 있어 안정적인 비아(Via)저항을 확보할 수 있게 된다.
도 2e를 참조하면, 상기 질화막(70)을 식각하여 상기 캡핑 절연막(50)의 상면과 저유전 절연막(40)의 저면, 즉, 비아홀(60) 측벽을 제외한 나머지 질화막 부분을 제거한다. 여기서, 상기 플라즈마 처리 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 Ar 가스를 사용하여 수행하며, 상기 증착 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 CF4+N2O 또는 C2H6+O2 혼합가스를 이용하여 1차 식각을 수행한 후, 비아홀 내 잔류된 카본 폴리머(polymer)를 제거하기 위해 Ar 가스를 이용하여 2차 식각을 수행한다.
여기서, 상기 RF Sputter 챔버 내에서 Ar 가스를 사용하여 식각하는 단계는 flow rate는 100∼10000sccm로, 압력은 0.1∼1Torr로, 바이어스 파워는 100∼1000Ｗ로 수행한다.
따라서, 상기 질화막을 식각 함으로써, 비아홀의 저면 부분에 형성된 질화막 및 비아홀 내에 잔류된 카본과 폴리머를 완전 제거할 수 있어 안정적인 비아 저항 문제를 해결할 수 있다.
다음으로, 상기 측벽에 질화막(70)이 형성된 비아홀(60)을 통해 하부 금속배선(20)과 콘택하는 상부 금속배선이 형성되도록 결과물 상에 베리어막(80)과 금속막(90)을 차례로 증착한다.
이후, 도시하지는 않았으나, 상기 금속막(90)을 포함한 기판 상에 하부 금속배선(20)과 콘택되는 상부 금속배선을 공지된 공정에 따라 형성하여 본 발명에 따른 반도체 소자의 다층금속배선을 형성한다.
이상에서와 같이, 본 발명은 비아홀 측벽 부분에 질화막을 형성함으로써, 베리어막 증착시 아웃개싱(outgassing)의 문제를 해결할 수 있으며, 이로 인해, 후속 금속막의 매립이 양호하여 금속막의 리프팅 현상을 방지할 수 있다. 결과적으로, 안정적인 비아저항을 확보할 수 있으며 나아가 소자의 수율 향상을 기대할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (16)

  1. 하부 금속배선 및 상기 하부 금속배선 전면에 수분흡수방지막인 라이너 절연막이 형성된 반도체 기판을 마련하는 단계;
    상기 라이너 절연막 상에 저유전 절연막과 캡핑 절연막을 차례로 형성하는 단계;
    상기 캡핑 절연막과 저유전 절연막 및 라이너 절연막을 식각하여 하부 금속배선을 노출시키는 비아홀을 형성하는 단계;
    상기 기판 결과물에 대해 비아홀 형성시 상기 저유전 절연막의 측벽에 흡착된 수분 및 불순물을 제거하는 위해 디개싱 공정을 수행하는 단계;
    상기 기판 결과물의 전면 상에 질화막을 형성하는 단계;
    상기 질화막을 식각하여 비아홀 측벽에 형성된 부분을 제외한 나머지 질화막 부분을 제거하는 단계; 및
    상기 측벽에 질화막이 형성된 비아홀을 통해 하부 금속배선과 콘택하는 상부 금속배선이 형성되도록 결과물 상에 베리어막과 금속막을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 라이너 절연막은 PECVD 방식에 따라 50∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 저유전 절연막은 SiOC 계열의 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  4. 제 3 항에 있어서, 상기 SiOC 계열의 산화막은 매립 특성 및 평탄화 특성이 있는 Spin-on 계통의 low-k 물질 또는 Trikon 사의 low-k flow-fill 물질 중에서 CVD 방식에 따라 형성하는 것을 특징으로 반도체 소자의 다층 금속배선 형성방법.
  5. 제 3 항에 있어서, 상기 SiOC 계열의 산화막은 BD(Black Diamond), Coral 및 Aurora 중에서 PECVD 방식에 따라 형성하는 것을 특징으로 반도체 소자의 다층 금속배선 형성방법.
  6. 제 4 항에 있어서, 상기 Spin-on 계통의 low-k 물질은 SiLK의 카본 폴리머 또는 HOSP, SX950 및 MSQ 계통의 물질인 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 디개싱은 스퍼터 장비의 디개스 챔버 내에서 200∼450℃ 온도로 1∼10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  8. 제 1 항에 있어서, 상기 질화막을 형성하는 단계는 플라즈마 처리 공정, 또 는, 증착 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  9. 제 8 항에 있어서, 상기 플라즈마 처리 공정은 NH3 또는 NH3+N2 혼합가스를 사용하면서 온도를 200∼450℃, 압력을 0.1∼30Torr, RF 플라즈마 전력을 100∼5000Ｗ로 하는 조건하에서 1∼10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  10. 제 9 항에 있어서, 상기 NH3 가스의 유량은 1∼5000sccm으로 하고, 상기 N2 가스의 유량은 10∼10000sccm으로 하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  11. 제 9 항에 있어서, 상기 플라즈마 처리 공정을 이용한 질화막은 30∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  12. 제 8 항에 있어서, 상기 증착 공정은 SiH4와 NH3의 혼합 기체를 이용해서 PECVD 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  13. 제 12 항에 있어서, 상기 PECVD 방식을 이용한 질화막은 50∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  14. 제 8 항에 있어서, 상기 플라즈마 처리 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 Ar 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  15. 제 8 항에 있어서, 상기 증착 공정을 통해 형성된 질화막의 식각은 RF sputter 챔버 내에서 CF4+N2O 또는 C2H6+O2 혼합가스를 이용하여 1차 식각하는 단계와, Ar 가스를 이용하여 2차 식각하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 RF Sputter 챔버 내에서 Ar 가스를 사용하여 식각하는 단계는 flow rate는 100∼10000sccm로, 압력은 0.1∼1Torr로, 바이어스 파워는 100∼1000Ｗ로 수행하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
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