KR20070055843A - 게이트 구동회로 및 이의 리페어방법 - Google Patents

게이트 구동회로 및 이의 리페어방법 Download PDF

Info

Publication number
KR20070055843A
KR20070055843A KR1020050114303A KR20050114303A KR20070055843A KR 20070055843 A KR20070055843 A KR 20070055843A KR 1020050114303 A KR1020050114303 A KR 1020050114303A KR 20050114303 A KR20050114303 A KR 20050114303A KR 20070055843 A KR20070055843 A KR 20070055843A
Authority
KR
South Korea
Prior art keywords
stage
line
output
output line
repair
Prior art date
Application number
KR1020050114303A
Other languages
English (en)
Other versions
KR101192767B1 (ko
Inventor
김빈
장용호
윤수영
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020050114303A priority Critical patent/KR101192767B1/ko
Publication of KR20070055843A publication Critical patent/KR20070055843A/ko
Application granted granted Critical
Publication of KR101192767B1 publication Critical patent/KR101192767B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 스테이지의 불량을 리페어할 수 있는 게이트 구동회로 및 이의 리페어방법에 관한 것으로, 다수의 제 1 출력라인을 통해 차례로 스캔펄스를 출력하는 쉬프트 레지스터; 및, 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 리페어 라인을 포함하여 구성되는 것이다.
액정표시장치, 게이트 구동회로, 쉬프트 레지스터, 리페어 라인

Description

게이트 구동회로 및 이의 리페어방법{A gate driver and a method for repairing the same}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면
도 3은 도 2의 제 3 스테이지가 동작 불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
도 4는 본 발명의 제 2 실시예에 따른 게이트 구동회로를 나타낸 도면
도 5는 도 4의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지가 동작 불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면
＊도면의 주요부에 대한 부호 설명
ST201 내지 ST20n : 제 1 내지 제 n 스테이지
ST20n+1 : 더미 스테이지 241a : 제 1 출력단자
241b : 제 2 출력단자 241c : 제 3 출력단자
200 : 표시부 GL1 내지 GLn : 제 1 내지 제 n 게이트 라인 CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 Vst : 스타트 펄스
222 : 리페어 라인
본 발명은 게이트 구동회로에 관한 것으로, 특히 스테이지의 불량을 복구할 수 있는 게이트 구동회로 및 이의 리페어방법에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 게이트 구동회로를 구비한다. 일반적으로 상기 게이트 구동회로는 쉬프트 레지스터를 구비한다.
이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지(ST101 내지 ST10n+1)를 포함한다. 각 더미 스테이지(ST101n+1)를 제외한 나머지 스테이지(ST101 내지 ST10n+1)는 차례로 스캔펄스를 출력하여 표시부에 구비된 게이트 라인 들에 공급한다.
한편, 각 스테이지(ST101 내지 ST10n+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블되고, 다음단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다.
예를들어, 제 2 스테이지(ST102)는 제 1 스테이지(ST101)로부터 스캔펄스를 공급받아 인에이블되고, 상기 제 3 스테이지(ST103)로부터 스캔펄스를 공급받아 디스에이블된다.
이와 같은 동작을 위해 각 스테이지(ST101 내지 ST10n)는 3개의 출력라인(141a, 141b, 141c)을 갖는다.
즉, 각 제 1 출력라인(141a)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(141b)은 상기 제 1 출력라인(141a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(141c)은 상기 제 1 출력라인(141a)과 이전단 스테이지간을 전기적으로 연결한다.
한편, 상기 스테이지들(ST101 내지 ST10n+1) 중 어느 하나에 불량이 발생하여 동작불능 일 때, 상기 동작불능 상태인 스테이지의 후단에 위치한 모든 스테이지들은 출력을 발생할 수 없게된다.
예를들어, 도 1에 도시된 바와 같이, 제 3 스테이지(ST103)에 불량이 발생하여 상기 제 3 스테이지(ST103)가 동작불능인 경우 상기 제 3 스테이지(ST103)로부터는 스캔펄스가 출력되지 않는다.
여기서, 이 제 3 스테이지(ST103)의 바로 후단에 위치한 제 4 스테이지 (ST104)는 상기 제 3 스테이지(ST103)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 3 스테이지(ST103)가 동작불능 상태가 되면 상기 제 4 스테이지(ST104)는 인에이블되지 못한다. 따라서, 상기 제 4 스테이지(ST104)도 스캔펄스를 출력할 수 없다.
또한, 상기 제 4 스테이지(ST104)의 바로 후단에 위치한 제 5 스테이지는 상기 제 4 스테이지(ST104)로부터의 스캔펄스를 스타트 펄스로서 공급받아 인에이블되는데, 이와 같이 상기 제 4 스테이지(ST104)가 스캔펄스를 출력하지 못하므로 상기 제 5 스테이지도 인에이블되지 못한다.
이와 같은 원리로, 나머지 제 6 스테이지부터 제 n 스테이지(ST10n)도 전부 스캔펄스를 출력할 수 없게된다.
따라서, 상기 불량이 발생한 제 3 스테이지(ST103)부터 제 n 스테이지(ST10n)에 접속된 제 3 내지 제 n 게이트 라인이 구동되지 못한다. 결국, 상기 제 3 내지 제 n 게이트 라인에 접속된 화소셀들이 화상을 표시하지 못하게 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 제 1 출력라인과 교차하는 적어도 하나의 리페어 라인을 구비하여 스테이지의 불량을 복구할 수 있는 게이트 구동회로 및 이의 리페어방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 다수 의 제 1 출력라인을 통해 차례로 스캔펄스를 출력하는 쉬프트 레지스터; 및, 상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 리페어 라인을 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 쉬프트 레지스터는 상기 각 제 1 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 한다.
n(n은 자연수) 번째 제 1 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 한다.
n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 2 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 2 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 한다.
n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 한다.
상기 제 3 출력라인은 n+1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 한다.
상기 리페어 라인은 상기 각 제 1 출력라인과 각 제 2 출력라인간이 연결된 각 제 1 접점과 상기 각 제 1 출력라인과 상기 각 제 3 출력라인간 연결된 각 제 2 접점 사이에 위치한 각 제 1 출력라인 부분을 교차하도록 형성된 것을 특징으로 한다.
상기 리페어 라인과 적어도 2개의 제 1 출력라인이 서로 연결된 것을 특징으 로 한다.
상기 리페어 라인은, 임의의 스테이지에 접속된 제 1 출력라인; 및, 상기 임의의 스테이지의 전단에 위치한 스테이지에 접속된 제 1 출력라인에 연결된 것을 특징으로 한다.
상기 리페어 라인은, n 번째 스테이지에 접속된 제 1 출력라인; 및, n-1 번째 스테이지에 접속된 제 1 출력라인에 연결된 것을 특징으로 한다.
상기 리페어 라인에 접속된 제 1 출력라인들 중 임의의 제 1 출력라인이 도전성 라인으로부터 분리된 것을 특징으로 한다.
상기 리페어 라인에 접속된 제 1 출력라인들 중 임의의 제 1 출력라인의 일부가 단선된 것을 특징으로 한다.
상기 제 1 출력라인의 단선된 부분은, 상기 임의의 제 1 출력라인과 상기 리페어 라인이 연결된 제 1 교점과, 상기 제 1 출력라인과 제 3 출력라인간이 연결된 제 2 접점 사이에 위치한 제 1 출력라인 부분인 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 게이트 구동회로의 리페어 방법은, 다수의 출력라인을 통해 차례로 스캔펄스를 출력하는 쉬프트 레지스터와, 상기 출력라인들과 교차하도록 배열된 적어도 1개의 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서, 상기 리페어 라인과 적어도 2개의 출력라인간을 연결하는 것을 특징으로 한다.
여기서, 상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지에 접속된 출력라인과 상기 리페어 라인을 연결하는 단계; 및, 상기 임의의 스테이지 의 전단에 위치한 스테이지에 접속된 출력라인과 상기 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 임의의 스테이지는 n(n은 2이상의 자연수) 번째 스테이지고, 상기 전단에 위치한 스테이지는 n-1 번째 스테이지인 것을 특징으로 한다.
상기 리페어 라인에 접속된 출력라인들 중 임의의 출력라인을 도전성 라인으로부터 분리시키는 단계를 더 포함하여 이루어짐을 특징으로 한다.
상기 리페어 라인에 접속된 출력라인들 중 임의의 출력라인의 일부를 단선시키는 단계를 더 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 게이트 구동회로는, 도 2에 도시된 바와 같이, 다수의 제 1 출력라인(241a)을 갖는 쉬프트 레지스터(SR)와, 상기 제 1 출력라인(241a)과 교차하도록 배열된 리페어 라인(222)을 갖는다.
상기 쉬프트 레지스터(SR)는 제 1 내지 제 n 스테이지(ST201 내지 ST20n), 그리고 더미 스테이지(ST20n+1)를 구비한다. 상기 각 스테이지(ST201 내지 ST20n+1)는 제 1 스테이지(ST201)부터 더미 스테이지(ST20n+1) 순서로 차례로 스캔펄스를 출력하여 액정패널의 표시부(200)에 공급한다. 여기서, 상기 더미 스테이지(ST20n+1)를 제외한 제 1 내지 제 n 스테이지(ST201 내지 ST20n)는 자신으로부터 출력된 스캔펄스를 상기 표시부(200)에 구비된 해당 게이트 라인에 공급한다. 따라 서, 상기 각 게이트 라인(GL1 내지 GLn)은 제 1 게이트 라인(GL1)부터 제 n 게이트 라인(GLn) 순서로 차례로 구동된다.
이와 같은 스테이지들(ST201 내지 ST20n+1)은 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 그리고, 인에이블된 각 스테이지는 위상차를 갖는 적어도 2종의 클럭펄스들 중 어느 하나를 입력받아 이를 해당 게이트 라인에 스캔펄스로서 공급한다. 반대로, 디스에이블된 각 스테이지는 오프 전압원을 출력하고 이를 해당 게이트 라인에 공급함으로써, 상기 해당 게이트 라인을 비활성화시킨다.
예를들어, 제 2 스테이지(ST202)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스에 응답하여 인에이블되고, 제 3 스테이지(ST203)로부터의 제 3 스캔펄스에 응답하여 디스에이블된다. 이 인에이블된 제 2 스테이지(ST202)는 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 게이트 라인(GL2)에 제 2 스캔펄스로서 공급한다.
이와 같은 동작을 위해, 상기 각 스테이지(ST201 내지 ST20n+1)는 제 1 내지 제 3 출력라인(241a 내지 241c)을 갖는다.
즉, 각 제 1 출력라인(241a)은 해당 스테이지와 해당 게이트 라인간을 전기적으로 연결하며, 각 제 2 출력라인(241b)은 상기 제 1 출력라인(241a)과 다음단 스테이지간을 전기적으로 연결하며, 그리고 각 제 3 출력라인(241c)은 상기 제 1 출력라인(241a)과 이전단 스테이지간을 전기적으로 연결한다.
예를들어, 제 2 스테이지(ST202)의 제 1 출력라인(241a)은 상기 제 2 스테이지(ST202)와 제 1 게이트 라인(GL1)간을 전기적으로 접속시키고, 상기 제 2 스테이지(ST202)의 제 2 출력라인(241b)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 3 스테이지(ST203)간을 전기적으로 접속시키며, 상기 제 2 스테이지(ST202)의 제 3 출력라인(241c)은 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a)과 제 1 스테이지(ST201)간을 전기적으로 접속시킨다.
여기서, 상기 제 1 스테이지(ST201)의 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(ST201)는 제 1 및 제 2 출력라인(241a, 241b)을 갖는다. 즉, 상기 제 1 스테이지(ST201)는 제 3 출력라인(241a)을 갖지 않는다.
그리고, 상기 더미 스테이지(ST20n+1)의 후단에는 스테이지가 존재하지 않기 때문에, 또한, 상술한 바와 같이 상기 더미 스테이지(ST20n+1)는 게이트 라인에 스캔펄스를 공급하지 않기 때문에, 상기 더미 스테이지(ST20n+1)는 제 3 출력라인(241c)을 갖는다. 즉, 상기 더미 스테이지(ST20n+1)는 제 1 및 제 2 출력라인(241a, 241b)을 갖지 않는다.
한편, 도면에 도시하지 않았지만, 각 스테이지(ST201 내지 ST20n)는 상술한 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 공급받아 디스에이블될 수 도 있는데, 이와 같은 경우 각 스테이지(ST201 내지 ST20n)는 제 1 및 제 2 출력라인만(241a, 241b)을 갖게 된다. 즉, 각 스테이지(ST201 내지 ST20n)는 제 3 출력라인(241c)을 가질 필요가 없다. 따라서, 이와 같은 경우, 상기 쉬프트 레지스터(SR)는 더미 스테이지(ST20n+1)를 갖지 않으며, 또한 이 쉬프트 레지스터(SR)에 구비된 제 n 스테 이지(ST20n)는 제 1 출력라인(241a)만을 갖게 된다.
한편, 상기 리페어 라인(222)과 상기 제 1 출력라인(241a)들은 교차하도록 배열되는데, 상기 리페어 라인(222)과 상기 제 1 출력라인(241a)들간에는 절연막이 형성되어 있기 때문에 상기 리페어 라인(222)과 상기 제 1 출력라인(241a)들과는 전기적으로 분리된 상태이다.
특히, 상기 리페어 라인(222)은 제 1 출력라인(241a)과 제 2 출력라인(241b)간의 접점(212a), 그리고 상기 제 1 출력라인(241a)과 제 3 출력라인(241c)간의 접점(212b)간에 위치한 제 1 출력라인(241a) 부분을 교차하도록 지나간다. 따라서, 상기 리페어 라인(222)은 제 2 출력라인(241b)의 일부도 교차하면서 지나가게 된다.
물론, 상기 리페어 라인(222)과 상기 제 2 출력라인들(241b) 간에도 절연막이 형성되어 있어서, 상기 리페어 라인(222)과 상기 제 2 출력라인들(241b)은 전기적으로 분리된 상태이다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 게이트 구동회로에서 하나의 스테이지에 불량이 발생하여 동작불능일 경우, 이 동작불능의 스테이지를 구비한 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 3은 도 2의 제 3 스테이지가 동작 불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 제 3 스테이지(ST203)가 동작 불능일 때, 상기 제 3 스테이지(ST203)는 아무런 출력을 발생하지 않는다.
즉, 도 3은 제 1 및 제 2 스테이지(ST201, ST202)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 3 스테이지(ST203)는 동작불능이 되어 상기 제 3 스테이지(ST203), 및 제 3 스테이지(ST203)의 후단에 위치한 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 3에 도시된 제 3 내지 제 n 스테이지(ST203 내지 ST20n)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.
이와 같은 게이트 구동회로를 복구하기 위하여, 먼저 리페어 라인(222)과 두 개의 제 1 출력라인(241a)간을 전기적으로 연결시킨다.
여기서, 하나의 제 1 출력라인(241a)은 동작불능 상태인 스테이지, 즉 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)을 나타내고, 다른 하나의 제 1 출력라인(241a)은 상기 동작불능 상태인 제 3 스테이지(ST203)의 바로 전단에 위치한 제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 리페어 라인(222)과 상기 제 1 출력라인(241a)간을 웰딩(welding)함으로써 이룰 수 있다.
즉, 상기 리페어 라인(222)과 제 1 출력라인(241a)(상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a))간의 교점(281a)을 웰딩하고, 상기 리페어 라인(222)과 다른 제 1 출력라인(241a)(상기 제 2 스테이지(ST202)에 접속된 제 1 출력라인(241a))간의 교점(281b)을 웰딩함으로써 상기 리페어 라인(222)과 상기 두 개의 제 1 출력라인(241a)간을 전기적으로 연결시킬 수 있다.
또한, 상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)과 제 3 게이트 라인(GL3)간을 전기적으로 분리시킨다. 이는 상기 레이저를 사용하여 상기 제 1 출력라인(241a)과 상기 제 3 게이트 라인(GL3)간의 교점(255)을 제거함으로써 이룰 수 있다.
다른 방법으로는, 상기 레이저를 사용하여 상기 제 1 출력라인(241a)의 일부분(299)을 단선시킴으로써 상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)와 상기 제 3 게이트 라인(GL3)간의 단선을 이룰 수 있다. 이때, 상기 제 1 출력라인(241a)의 단선되는 부분(299)은, 교점(281a)과 접점(212b) 사이에 위치한 부분이다. 상기 교점(281a)은 상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)과, 상기 제 1 출력라인(241a)에 접속된 제 2 출력라인(241b)간이 만나는 점을 의미한다. 그리고, 상기 교점(281a)은 상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)과 상기 리페어 라인(222)간이 만나는 점을 의미한다.
이렇게 함으로써, 상기 제 2 스테이지(ST202)와 제 4 스테이지(ST204)간이 전기적으로 접속되고, 상기 제 3 스테이지(ST203)에 접속된 제 1 출력라인(241a)과 상기 제 3 게이트 라인(GL3)간이 전기적으로 분리된다.
따라서, 상기 제 2 스테이지(ST202)의 제 1 출력라인(241a), 리페어 라인(222), 제 3 스테이지(ST203)의 제 1 출력라인(241a), 및 상기 제 3 스테이지(ST203)의 제 2 출력라인(241b)으로 이루어진 우회 경로를 통해 상기 제 2 스테이지(ST202)로부터의 제 2 스캔펄스가 상기 제 4 스테이지(ST204)에 공급된다. 따라서, 상기 제 4 스테이지(ST204)는 인에이블될 수 있다.
이에 따라, 상기 제 4 스테이지(ST204)부터 더미 스테이지(ST20n+1)까지 순차적으로 스캔펄스를 출력할 수 있다.
한편, 상기 제 3 스테이지(ST203)의 제 1 출력라인(241a)과 상기 제 3 게이트 라인(GL3)간을 단선시키지 않아도 무방하다. 이와 같은 경우, 제 2 스테이지(ST202)로부터의 제 2 스캔펄스는 제 3 게이트 라인(GL3)에도 공급된다. 즉, 상기 제 2 스테이지(ST202)에 의해서 제 2 게이트 라인(GL2)과 제 3 게이트 라인(GL3)이 동시에 구동된다. 이때, 제 3 게이트 라인(GL3)에 접속된 화소셀들은 상기 제 2 게이트 라인(GL2)에 접속된 화소셀들에 해당하는 데이터 신호를 공급받는다. 즉, 상기 제 3 게이트 라인(GL3)에 접속된 화소셀들은 잘 못된 화상을 표현한다.
그러나, 제 4 게이트 라인(GL4)부터는 정상적으로 구동되므로, 상기 제 4 내지 제 n 게이트 라인(GLn)에 접속된 각 화소셀들은 자신에 해당하는 화상을 표시한다.
또 한편, 본 발명의 제 1 실시예에서 2개 이상의 리페어 라인(222)을 사용하면, 2개 이상의 불량 스테이지를 복구할 수 있다. 이때, 각 리페어 라인(222)은 서로 평행하게 위치하도록 배열시킨다.
이와 같이 본 발명의 제 1 실시예에 따른 게이트 구동회로는, 리페어 라인(222)을 사용하여 불량이 발생한 스테이지를 제외한 나머지 스테이지들을 정상적으로 동작시킬 수 있다.
이하, 본 발명의 제 2 실시예에 따른 게이트 구동회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 2 실시예에 따른 게이트 구동회로를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 게이트 구동회로는, 도 4에 도시된 바와 같이, 다수의 제 1 출력라인들(441a_L, 441a_R)을 갖는 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)와, 상기 제 1 쉬프트 레지스터(SR_L)의 제 1 출력라인들(441a_L)과 교차하도록 배열된 제 1 리페어 라인(444a)과, 상기 제 2 쉬프트 레지스터(SR_R)의 제 1 출력라인들(441a_R)과 교차하도록 배열된 제 2 리페어 라인(444b)을 포함한다.
여기서, 상기 제 1 쉬프트 레지스터(SR_L)는 액정패널의 표시부(400)의 일측에 위치하고, 상기 제 2 쉬프트 레지스터(SR_R)는 상기 표시부(400)의 타측에 위치한다.
상기 제 1 쉬프트 레지스터(SR_L)는 상기 제 1 출력라인들(441a_L)을 통해 게이트 라인들(GL1 내지 GLn)의 일단에 접속되어 있으며, 상기 제 2 쉬프트 레지스터(SR_R)는 상기 제 1 출력라인들(441a_R)을 통해 각 게이트 라인(GL1 내지 GLn)의 타단에 접속되어 있다.
제 1 쉬프트 레지스터(SR_L)는 제 1 내지 제 n 스테이지(ST401_L 내지 ST40n_L), 그리고 더미 스테이지(ST401n+1_L)를 갖는다. 이 제 1 내지 제 n 스테이지(ST401_L 내지 ST40n_L)는 제 1 출력라인들(441a_L)을 통해 각 게이트 라인(GL1 내지 GLn)의 일단에 접속된다.
그리고, 상기 제 2 쉬프트 레지스터(SR_R)도 제 1 내지 제 n 스테이지(ST401_R 내지 ST40n_R), 그리고 더미 스테이지(ST401n+1_R)를 갖는다. 이 제 1 내 지 제 n 스테이지(ST401_R 내지 ST40n_R)는 제 1 출력라인(441a_R)을 통해 상기 각 게이트 라인(GL1 내지 GLn)의 타단에 접속된다.
상기 제 1 쉬프트 레지스터(SR_L)에 구비된 스테이지들(ST401_L 내지 ST40n_n)은 순차적으로 스캔펄스를 출력하여 각 게이트 라인(GL1 내지 GLn)을 순차적으로 구동시키고, 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 스테이지들(ST401_R 내지 ST40n_R)도 순차적으로 스캔펄스를 출력하여 각 게이트 라인(GL1 내지 GLn)을 순차적으로 구동시킨다. 이때, 동일한 게이트 라인에 접속된 한 쌍의 스테이지는 동일한 시점에 스캔펄스를 출력하여 상기 게이트 라인을 구동시킨다.
예를들어, 제 1 쉬프트 레지스터(SR_L)의 제 1 스테이지(ST401_L)와 제 2 쉬프트 레지스터(SR_R)의 제 1 스테이지(ST401_R)는 제 1 스캔펄스를 동시에 출력하여 제 1 게이트 라인(GL1)을 구동시킨다.
여기서, 각 스테이지(ST401_L 내지 ST40n+1_L, ST401_R 내지 ST401n+1_R)는 상술한 바와 같이 제 1 내지 제 3 출력라인(441a_L 내지 441c_L, 441a_R 내지 441C_R)을 갖는다. 물론, 상술한 바와 같이, 각 스테이지(ST401_L 내지 ST40n+1_L, ST401_R 내지 ST40n+1_R)는 제 1 및 제 2 출력라인(441a_L, 441b_L, 441a_R, 441b_R)만을 구비할 수도 있다.
특히, 상기 제 1 리페어 라인(444a)은 제 1 출력라인(441a_L)과 제 2 출력라인(441b_L)간의 접점(412a_L), 그리고 상기 제 1 출력라인(441a_L)과 제 3 출력라인(441c_L)간의 접점(412b_L)간에 위치한 제 1 출력라인(441a_L) 부분을 교차하도록 지나간다. 따라서, 상기 제 1 리페어 라인(444a)은 제 2 출력라인(441b_L)의 일 부도 교차하면서 지나가게 된다.
물론, 상기 제 1 리페어 라인(444a)과 상기 제 2 출력라인들(441b_L) 간에도 절연막이 형성되어 있어서, 상기 제 1 리페어 라인(444a)과 상기 제 2 출력라인들(441b_L)은 전기적으로 분리된 상태이다.
또한, 상기 제 2 리페어 라인(444b)은 제 1 출력라인(441a_R)과 제 2 출력라인(441b_R)간의 접점(412a_R), 그리고 상기 제 1 출력라인(441a_R)과 제 3 출력라인(441c_R)간의 접점(412b_R)간에 위치한 제 1 출력라인(441a_R) 부분을 교차하도록 지나간다. 따라서, 상기 제 2 리페어 라인(444b)은 제 2 출력라인(441b_R)의 일부도 교차하면서 지나가게 된다.
물론, 상기 제 2 리페어 라인(444b)과 상기 제 2 출력라인들(441b_R) 간에도 절연막이 형성되어 있어서, 상기 제 2 리페어 라인(444b)과 상기 제 2 출력라인들(441b_R)은 전기적으로 분리된 상태이다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 게이트 구동회로에서 하나의 스테이지에 불량이 발생하여 동작불능 일 때, 이를 갖는 게이트 구동회로를 복구하는 방법을 상세히 설명하면 다음과 같다.
도 5는 도 4의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지가 동작 불능일 때 게이트 구동회로를 복구하는 방법을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR_L)에 구비된 제 3 스테이지(ST403_L)가 동작불능일 경우, 상기 제 3 스테이지(ST403_L)는 아무런 출력을 발생하지 않는다.
즉, 도 5는 제 1 쉬프트 레지스터(SR_L)에 구비된 제 1 및 제 2 스테이지(ST401_L, ST402_L)가 정상적으로 동작하여 제 1 및 제 2 게이트 라인(GL1, GL2)이 정상적으로 구동된 상황을 나타내는바, 구체적으로 상기 제 1 쉬프트 레지스터(SR_L)에 구비된 제 3 스테이지(ST403_L)가 동작불능일 때 상기 제 3 스테이지(ST403_L), 및 상기 제 3 스테이지(ST403_L)의 후단에 위치한 제 4 스테이지(ST404_L)부터 더미 스테이지(ST401n+1)까지 스캔펄스를 출력하지 못하는 상황을 나타낸다.
따라서, 도 5에 도시된 제 1 쉬프트 레지스터(SR_L)의 제 3 내지 제 n 스테이지(ST403_L 내지 ST40n_L)에 접속된 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)은 스캔펄스를 공급받지 못한다.
물론, 제 2 쉬프트 레지스터(SR_R)에 구비된 스테이지들(ST401_R 내지 ST40n+1_R)은 모두 정상적으로 동작하므로, 상기 제 2 쉬프트 레지스터(SR_R)의 각 스테이지(ST401_R 내지 ST40n_R)로부터 출력된 스캔펄스가 각 게이트 라인(GL1 내지 GLn)에 정상적으로 공급된다.
즉, 상기 게이트 라인들(GL1 내지 GLn)은 모두 정상적으로 구동된다. 그러나, 상술한 바와 같이, 상기 제 1 및 제 2 게이트 라인(GL1, GL2)은 제 1 및 제 2 쉬프트 레지스터(SR1, SR2)로부터의 스캔펄스를 공급받지만, 상기 제 3 게이트 라인(GL3)부터 제 n 게이트 라인(GLn)은 제 2 쉬프트 레지스터(SR_R)로부터의 스캔펄스만을 공급받기 때문에, 제 1 및 제 2 게이트 라인(GL1, GL2)과 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)간은 충전 속도에서 편차를 나타낸다. 따라서, 제 1 및 제 2 게이트 라인(GL1, GL2)들에 접속된 화소셀들과 상기 제 3 내지 제 n 게이트 라인(GL3 내지 GLn)에 접속된 화소셀들간에 휘도편차가 발생할 수 있다.
이와 같은 불량을 복구하기 위하여, 먼저 제 1 리페어 라인(444a)과 2개의 제 1 출력라인(441a_L)간을 전기적으로 연결시킨다.
여기서, 하나의 제 1 출력라인(441a_L)은 불량이 발생한 스테이지, 즉 제 3 스테이지(ST403_L)에 접속된 제 1 출력라인(441a_L)을 나타내고, 다른 하나의 제 1 출력라인(441a_L)은 상기 불량이 발생한 제 3 스테이지(ST403_L)의 바로 전단에 위치한 제 2 스테이지(ST402_L)에 접속된 제 1 출력라인(441a_L)을 나타낸다.
이러한 전기적인 연결은 레이저를 사용하여 상기 리페어 라인(444a)과 상기 제 1 출력라인(441a_L)간을 웰딩함으로써 이룰 수 있다.
즉, 상기 제 1 리페어 라인(444a)과 제 1 출력라인(441a_L)(상기 제 3 스테이지(ST403_L)에 접속된 제 1 출력라인(441a_L))간의 교점(481a)을 웰딩하고, 상기 제 1 리페어 라인(444a)과 다른 제 1 출력라인(441a_L)(상기 제 2 스테이지(ST402_L)에 접속된 제 1 출력라인(441a_L))간의 교점(481b)을 웰딩함으로써 상기 제 1 리페어 라인(444a)과 상기 두 개의 제 1 출력라인(441a_L)간을 전기적으로 연결시킬 수 있다.
또한, 상기 제 3 스테이지(ST403_L)의 제 1 출력라인(441a_L)과 제 3 게이트 라인(GL3)간을 전기적으로 분리시킨다. 즉, 레이저를 사용하여 상기 제 1 출력라인(441a_L)의 일부분(499)을 단선시킴으로써 상기 제 3 스테이지(ST403_L)의 제 1 출력라인(441a_L)와 상기 제 3 게이트 라인(GL3)을 분리시킨다..
이때, 상기 제 1 출력라인(441a_L)의 단선되는 부분(499)은, 교점(481a)과 접점(412b_L) 사이에 위치한 부분이다. 상기 교점(481a_L)은 상기 제 3 스테이지(ST403_L)에 접속된 제 1 출력라인(441a_L)과, 상기 제 1 출력라인(441a_L)에 접속된 제 2 출력라인(441b_L)간이 만나는 점을 의미한다. 그리고, 상기 교점(481a_L)은 상기 제 3 스테이지(ST403_L)에 접속된 제 1 출력라인(441a_L)과 상기 리페어 라인(444a)간이 만나는 점을 의미한다.
이렇게 함으로써, 상기 제 2 스테이지(ST402_L)와 제 4 스테이지(ST404_L)간이 전기적으로 접속되고, 상기 제 3 스테이지(ST403_L)의 제 1 출력라인(441a_L)과 제 3 게이트 라인(GL3)간이 전기적으로 분리된다. 또한, 제 3 스테이지(ST403_L)의 제 3 출력라인(441a_L)을 통해서, 상기 제 3 게이트 라인(GL3)과 제 2 스테이지(ST402_L)간이 전기적으로 연결된다.
따라서, 상기 제 2 스테이지(ST402_L)의 제 1 출력라인(441a_L), 제 1 리페어 라인(444a), 제 3 스테이지(ST403_L)의 제 1 출력라인(441a_L), 및 상기 제 3 스테이지(ST403_L)의 제 2 출력라인(441b_L)으로 이루어진 우회 경로를 통해 상기 제 2 스테이지(ST402_L)로부터의 제 2 스캔펄스가 상기 제 4 스테이지(ST404_L)에 공급된다. 따라서, 상기 제 4 스테이지(ST404_L)는 인에이블될 수 있다.
이에 따라, 상기 제 4 스테이지(ST404_L)부터 더미 스테이지(ST401n+1)까지 순차적으로 스캔펄스를 출력할 수 있다.
여기서, 상기 제 1 쉬프트 레지스터(SR_L)의 제 3 스테이지(ST403_L)는 동작하지 않으므로, 상기 제 3 게이트 라인(GL3)은 제 2 쉬프트 레지스터(SR_R)에 구비 된 제 3 스테이지(ST403_R)에 의해서 구동된다. 이 제 3 스테이지(ST403_R)로부터 출력된 스캔펄스는 상기 제 3 게이트 라인(GL3), 및 제 1 쉬프트 레지스터(SR_L)에 구비된 제 3 스테이지(ST403_L)의 제 3 출력라인(441c_L)을 통해 제 1 쉬프트 레지스터(SR_L)의 제 2 스테이지(ST402_L)에 공급됨으로써 상기 제 2 스테이지(ST402_L)를 디스에이블시킨다.
한편, 상기 제 2 쉬프트 레지스터(SR_R)에 구비된 스테이지들(ST401_L 내지 ST40n+1_L) 중 어느 하나가 동작불능일 경우, 제 2 리페어 라인(444b)을 사용하여 상술한 바와 같은 방법으로 상기 불량을 해결할 수 있다.
또 한편, 본 발명의 제 2 실시예에서 2개 이상의 제 1 리페어 라인(444a) 및 2개 이상의 제 2 리페어 라인(444b)을 사용하면, 2개 이상의 동작불능 스테이지를 복구할 수 있다. 이때, 각 제 1 및 제 2 리페어 라인(444a, 444b)은 서로 평행하게 위치하도록 배열시킨다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 게이트 구동회로 및 이의 리페어방법에는 다음과 같은 효과가 있다.
본 발명에 따른 게이트 구동회로는 스테이지의 출력라인과 교차하도록 배열 된 리페어 라인을 갖는다.
여기서, 상기 스테이지들 중 임의의 스테이지가 동작불능 상태인 경우, 상기 리페어 라인과 상기 동작불능 상태인 스테이지에 접속된 출력라인을 전기적으로 연결하고, 또한 상기 리페어 라인과 상기 동작불능 상태인 스테이지의 전단에 위치한 스테이지에 접속된 출력라인을 전기적으로 연결함으로써 게이트 구동회로를 리페어할 수 있다.

Claims (19)

  1. 다수의 제 1 출력라인을 통해 차례로 스캔펄스를 출력하는 쉬프트 레지스터; 및,
    상기 제 1 출력라인들에 교차하도록 배열된 적어도 1개의 리페어 라인을 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 상기 각 제 1 출력라인을 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함함을 특징으로 하는 게이트 구동회로.
  3. 제 2 항에 있어서,
    n(n은 자연수) 번째 제 1 출력라인의 일단은 n 번째 스테이지에 접속되고, 타단은 n 번째 도전성 라인에 접속됨을 특징으로 하는 게이트 구동회로.
  4. 제 2 항에 있어서,
    n-1(n은 2이상의 자연수) 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 2 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 제 2 출력라인은 n-1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
  6. 제 4 항에 있어서,
    n+1 번째 스테이지로부터의 스캔펄스를 n 번째 스테이지에 공급하기 위한 제 3 출력라인을 더 포함하여 구성됨을 특징으로 하는 게이트 구동회로.
  7. 제 6 항에 있어서,
    상기 제 3 출력라인은 n+1 번째 스테이지에 접속된 제 1 출력라인과, n 번째 스테이지간을 연결하는 것을 특징으로 하는 게이트 구동회로.
  8. 제 7 항에 있어서,
    상기 리페어 라인은 상기 각 제 1 출력라인과 각 제 2 출력라인간이 연결된 각 제 1 접점과 상기 각 제 1 출력라인과 상기 각 제 3 출력라인간 연결된 각 제 2 접점 사이에 위치한 각 제 1 출력라인 부분을 교차하도록 형성된 것을 특징으로 하는 게이트 구동회로.
  9. 제 8 항에 있어서,
    상기 리페어 라인과 적어도 2개의 제 1 출력라인이 서로 연결된 것을 특징으 로 하는 게이트 구동회로.
  10. 제 9 항에 있어서,
    상기 리페어 라인은,
    임의의 스테이지에 접속된 제 1 출력라인; 및,
    상기 임의의 스테이지의 전단에 위치한 스테이지에 접속된 제 1 출력라인에 연결된 것을 특징으로 하는 게이트 구동회로.
  11. 제 10 항에 있어서,
    상기 리페어 라인은,
    n 번째 스테이지에 접속된 제 1 출력라인; 및,
    n-1 번째 스테이지에 접속된 제 1 출력라인에 연결된 것을 특징으로 하는 게이트 구동회로.
  12. 제 9 항에 있어서,
    상기 리페어 라인에 접속된 제 1 출력라인들 중 임의의 제 1 출력라인이 도전성 라인으로부터 분리된 것을 특징으로 하는 게이트 구동회로.
  13. 제 9 항에 있어서,
    상기 리페어 라인에 접속된 제 1 출력라인들 중 임의의 제 1 출력라인의 일 부가 단선된 것을 특징으로 하는 게이트 구동회로.
  14. 제 13 항에 있어서,
    상기 제 1 출력라인의 단선된 부분은,
    상기 임의의 제 1 출력라인과 상기 리페어 라인이 연결된 제 1 교점과, 상기 제 1 출력라인과 제 3 출력라인간이 연결된 제 2 접점 사이에 위치한 제 1 출력라인 부분인 것을 특징으로 하는 게이트 구동회로.
  15. 다수의 출력라인을 통해 차례로 스캔펄스를 출력하는 쉬프트 레지스터와, 상기 출력라인들과 교차하도록 배열된 적어도 1개의 리페어 라인을 포함하는 게이트 구동회로의 리페어방법에 있어서,
    상기 리페어 라인과 적어도 2개의 출력라인간을 연결하는 것을 특징으로 하는 게이트 구동회로의 리페어방법.
  16. 제 15 항에 있어서,
    상기 쉬프트 레지스터에 구비된 스테이지들 중 임의의 스테이지에 접속된 출력라인과 상기 리페어 라인을 연결하는 단계; 및,
    상기 임의의 스테이지의 전단에 위치한 스테이지에 접속된 출력라인과 상기 리페어 라인을 연결하는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
  17. 제 16 항에 있어서,
    상기 임의의 스테이지는 n(n은 2이상의 자연수) 번째 스테이지고, 상기 전단에 위치한 스테이지는 n-1 번째 스테이지인 것을 특징으로 하는 게이트 구동회로의 리페어방법.
  18. 제 16 항에 있어서,
    상기 리페어 라인에 접속된 출력라인들 중 임의의 출력라인을 도전성 라인으로부터 분리시키는 단계를 더 포함하여 이루어짐을 특징으로 하는 것을 특징으로 하는 게이트 구동회로의 리페어방법.
  19. 제 16 항에 있어서,
    상기 리페어 라인에 접속된 출력라인들 중 임의의 출력라인의 일부를 단선시키는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 구동회로의 리페어방법.
KR1020050114303A 2005-11-28 2005-11-28 게이트 구동회로 및 이의 리페어방법 KR101192767B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050114303A KR101192767B1 (ko) 2005-11-28 2005-11-28 게이트 구동회로 및 이의 리페어방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050114303A KR101192767B1 (ko) 2005-11-28 2005-11-28 게이트 구동회로 및 이의 리페어방법

Publications (2)

Publication Number Publication Date
KR20070055843A true KR20070055843A (ko) 2007-05-31
KR101192767B1 KR101192767B1 (ko) 2012-10-18

Family

ID=38277113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050114303A KR101192767B1 (ko) 2005-11-28 2005-11-28 게이트 구동회로 및 이의 리페어방법

Country Status (1)

Country Link
KR (1) KR101192767B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376254A (zh) * 2011-11-19 2012-03-14 昆山工研院新型平板显示技术中心有限公司 栅极线驱动装置及其修复方法
KR20130064485A (ko) * 2011-12-08 2013-06-18 삼성디스플레이 주식회사 주사 구동 회로 및 이의 리페어 방법
WO2013170601A1 (zh) * 2012-05-15 2013-11-21 京东方科技集团股份有限公司 栅极驱动装置、阵列基板以及显示装置
CN104122685A (zh) * 2013-08-08 2014-10-29 深超光电（深圳）有限公司 液晶显示面板的修补结构
CN105259681A (zh) * 2015-11-04 2016-01-20 武汉华星光电技术有限公司 修复栅极驱动基板和调整其输出的方法和液晶显示器
CN105551423A (zh) * 2016-03-04 2016-05-04 京东方科技集团股份有限公司 一种栅极集成驱动电路、阵列基板及其修复方法
CN106328038A (zh) * 2016-10-31 2017-01-11 京东方科技集团股份有限公司 一种栅极驱动电路、其修复方法及显示装置
CN110299110A (zh) * 2019-06-28 2019-10-01 上海天马有机发光显示技术有限公司 栅极驱动电路的驱动方法及栅极驱动电路、显示装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376254A (zh) * 2011-11-19 2012-03-14 昆山工研院新型平板显示技术中心有限公司 栅极线驱动装置及其修复方法
KR20130064485A (ko) * 2011-12-08 2013-06-18 삼성디스플레이 주식회사 주사 구동 회로 및 이의 리페어 방법
WO2013170601A1 (zh) * 2012-05-15 2013-11-21 京东方科技集团股份有限公司 栅极驱动装置、阵列基板以及显示装置
CN103426385A (zh) * 2012-05-15 2013-12-04 京东方科技集团股份有限公司 栅极驱动装置、阵列基板以及显示装置
CN104122685A (zh) * 2013-08-08 2014-10-29 深超光电（深圳）有限公司 液晶显示面板的修补结构
CN105259681B (zh) * 2015-11-04 2018-05-18 武汉华星光电技术有限公司 修复栅极驱动基板和调整其输出的方法和液晶显示器
CN105259681A (zh) * 2015-11-04 2016-01-20 武汉华星光电技术有限公司 修复栅极驱动基板和调整其输出的方法和液晶显示器
CN105551423A (zh) * 2016-03-04 2016-05-04 京东方科技集团股份有限公司 一种栅极集成驱动电路、阵列基板及其修复方法
CN105551423B (zh) * 2016-03-04 2018-06-29 京东方科技集团股份有限公司 一种栅极集成驱动电路、阵列基板及其修复方法
US10319282B2 (en) 2016-03-04 2019-06-11 Boe Technology Group Co., Ltd. Gate driving circuit, an array substrate and a method for recovering the same
CN106328038A (zh) * 2016-10-31 2017-01-11 京东方科技集团股份有限公司 一种栅极驱动电路、其修复方法及显示装置
CN106328038B (zh) * 2016-10-31 2019-04-02 京东方科技集团股份有限公司 一种栅极驱动电路、其修复方法及显示装置
CN110299110A (zh) * 2019-06-28 2019-10-01 上海天马有机发光显示技术有限公司 栅极驱动电路的驱动方法及栅极驱动电路、显示装置

Also Published As

Publication number Publication date
KR101192767B1 (ko) 2012-10-18

Similar Documents

Publication Publication Date Title
KR101157940B1 (ko) 게이트 구동회로 및 이의 리페어방법
KR101192767B1 (ko) 게이트 구동회로 및 이의 리페어방법
US8174477B2 (en) Gate driver and repairing method thereof
US8339349B2 (en) Gate driving unit for liquid crystal display device and method of repairing the same
US9875727B2 (en) Circuit and display device
JP2007193299A (ja) 液晶表示装置及びその復旧方法
US20060274570A1 (en) Liquid crystal display device
US9972268B2 (en) Display device
KR20120061554A (ko) 표시 장치 및 그것의 구동 방법
KR101166814B1 (ko) 게이트 구동회로 및 이의 리페어방법
JP2014186158A (ja) 表示装置
KR20070118386A (ko) 액정표시장치의 구동장치
KR101137850B1 (ko) 게이트 구동회로 및 이의 리페어방법
US9164301B2 (en) Display device
KR101351386B1 (ko) 액정표시장치 및 이의 구동방법
KR20070079615A (ko) 액정표시장치 및 이의 리페어 방법
KR20070075788A (ko) 게이트 구동부 및 이를 갖는 표시장치
KR20070094295A (ko) 표시장치 및 이의 구동방법
JPH07114363A (ja) 表示装置用駆動回路およびそれを用いた液晶表示装置
KR20070104961A (ko) 게이트 구동회로 및 이의 리페어 방법
KR20070056548A (ko) 게이트 구동회로 및 이의 리페어방법
CN114420065A (zh) 一种驱动电路及其驱动方法、显示装置
KR20070079679A (ko) 표시 기판의 검사 방법
JP2005208449A (ja) 表示装置および表示装置の駆動方法
KR20080062875A (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180917

Year of fee payment: 7