KR20070054895A - Method of manufacturing a semiconductor device including a ferroelectric capacitor - Google Patents
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Abstract
향상된 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법이 개시된다. 기판 상에 형성된 절연 구조물을 식각하여 상기 기판을 노출시키는 개구를 형성한다. 상기 개구를 매몰하면서, 상기 절연 구조물의 상면을 덮는 티타늄알루미늄 질화막을 형성한다. 상기 절연 구조물의 표면이 노출되도록 상기 티타늄알루미늄 질화막에 화학적 기계연마 공정을 수행하여 상기 개구 내에 콘택 패드를 형성한다. 상기 절연 구조물 및 상기 콘택 패드 상에 형성되고, 상기 콘택 패드와 전기적으로 연결되는 하부 전극층을 형성한다. 상기 하부 전극층 상에 강유전체층 및 상부 전극층 형성함으로서 강유전체 커패시터를 포함하는 반도체 장치가 완성된다. 상술한 방법은 티타늄 알루미늄 질화물로 이루어진 평탄한 상면을 갖는 콘택을 형성함으로서 실질 적으로 균일한 두께를 갖는 하부 전극층 및 강유전체층을 형성할 수 있다.A method of manufacturing a semiconductor device including a ferroelectric capacitor having improved characteristics is disclosed. The insulating structure formed on the substrate is etched to form an opening that exposes the substrate. The titanium aluminum nitride film covering the upper surface of the insulating structure is formed while the opening is buried. A chemical mechanical polishing process is performed on the titanium aluminum nitride layer to expose the surface of the insulating structure to form a contact pad in the opening. A lower electrode layer is formed on the insulating structure and the contact pad and electrically connected to the contact pad. By forming a ferroelectric layer and an upper electrode layer on the lower electrode layer, a semiconductor device including a ferroelectric capacitor is completed. The above-described method can form a lower electrode layer and a ferroelectric layer having a substantially uniform thickness by forming a contact having a flat top surface made of titanium aluminum nitride.
Description
도 1 내지 도 6은 본 발명의 실시예 1에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a ferroelectric capacitor according to Embodiment 1 of the present invention.
도 7 내지 도 9는 본 발명의 실시예 2에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 7 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a ferroelectric capacitor according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
305 : 콘택 패드 310 : 베리어 금속막305: contact pad 310: barrier metal film
320 : 하부 전극층 330 : 강유전체층320: lower electrode layer 330: ferroelectric layer
340 : 상부 전극층 340: upper electrode layer
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 강유전적 전기적 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device including a ferroelectric capacitor having ferroelectric electrical characteristics, and a method of manufacturing the same.
일반적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우에 저장된 데 이터를 상실하는 휘발성 반도체 메모리 장치와 전원 공급이 중단되는 경우에도 저장된 데이터가 상실되지 않는 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치로는 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등을 들 수 있으며, 상기 불휘발성 반도체 메모리 장치로는 EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치 또는 플래시(flash) 메모리 장치 등이 개발되어 있다.Generally, a semiconductor memory device is classified into a volatile semiconductor memory device which loses stored data when power supply is interrupted and a nonvolatile semiconductor memory device which does not lose stored data even when power supply is interrupted. The volatile semiconductor memory device may include a dynamic random access memory (DRAM) device or a static random access memory (SRAM) device. The nonvolatile semiconductor memory device may be an erasable programmable read only memory (EPROM) device or an EEPROM (EEPROM). Electrically Erasable Programmable Read Only Memory) devices or flash memory devices have been developed.
이에 비하여, FRAM(Ferroelectric Random Access Memory) 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM 장치의 특성과 불휘발성인 ROM 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어지지만, FRAM 장치는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.In comparison, a ferroelectric random access memory (FRAM) device has both characteristics of a volatile RAM device capable of both reading and writing, and characteristics of a nonvolatile ROM device. In the FRAM device, the operating speed of the FRAM device is relatively lower than that of the DRAM device because the current manufacturing technology level is less than that of the DRAM device. However, the FRAM device has spontaneous polarization characteristics of the ferroelectric material even when the power supply is interrupted. Stored information has the characteristic of excellent information preservation that cannot be erased. In addition, the FRAM device can be driven at a lower power than the EPROM device or the EEPROM device, and has the advantage of significantly increasing the number of input / output of information.
상기 FRAM 장치의 제조를 위하여, 개발되어 있는 강유전체는 크게 두 종류로 구분된다. 그 하나는 PZT[Pb(Zr, Ti)O3] 계열의 강유전체이며, 다른 하나는SBT(SrBi2Ta2O9) 계열의 강유전체이다. PZT 계열의 강유전체의 경우에는 약 650℃ 정도의 상대적으로 낮은 온도에서 제조할 수 있으며, 잔류 분극이 크다는 장점을 가지고 있어 강유전체 중에서 가장 좋은 물질로 알려져 있다.For the manufacture of the FRAM device, the ferroelectrics developed are largely divided into two types. One is a ferroelectric of PZT [Pb (Zr, Ti) O 3 ] series and the other is a ferroelectric of SBT (SrBi 2 Ta 2 O 9 ) series. PZT-based ferroelectrics can be manufactured at relatively low temperatures of about 650 ° C and have the advantage of high residual polarization, making them the best material among ferroelectrics.
상기 강유전체를 포함하는 강유전체 커패시터는 반도체 장치의 고집적화 됨에 따라 상기 노블 금속이 적용되는 하부 전극 및 강유전체(PZT)층의 두께를 줄여야만 한다. 일반적으로 FRAM에서의 강유전체 커패시터에서 하부 전극과 연결되는 콘택(buried contact)은 화학기상증착 방법으로 텅스텐막을 형성한 후 화학적 기계 연마 공정을 수행함으로써 형성되기 때문에 그 내부에 틈(seam)이 존재한다.As the ferroelectric capacitor including the ferroelectric is highly integrated in a semiconductor device, the thickness of the lower electrode and the ferroelectric (PZT) layer to which the noble metal is applied should be reduced. Generally, a buried contact connected to the lower electrode of the ferroelectric capacitor in the FRAM is formed by forming a tungsten film by a chemical vapor deposition method and then performing a chemical mechanical polishing process.
상기 틈은 상기 화학적 기계연마 공정을 수행할 경우 노출되고, 이후 하부 전극층(bottom electrode, BE), 강유전체층 및 상부 전극층(top electrode, TE)을 순차적으로 형성할 경우 상기 노출되는 틈(seam)으로 인해 형성되는 하부 전극층 및 강유전체층이 균일한 프로파일을 갖지 못한 문제점이 초래된다. 따라서, 상술한 구조를 갖는 강유전체 커패시터의 하부 전극 두께를 감소시킬 경우 상기 강유전체층에 포함된 산소가 하부 전극을 통과하여 콘택 패드내로 확산되어 상기 콘택 패드가 산화되는 문제점이 발생된다.The gap is exposed when the chemical mechanical polishing process is performed, and then the gap is exposed when the bottom electrode (BE), the ferroelectric layer, and the top electrode (TE) are sequentially formed. This results in a problem that the lower electrode layer and the ferroelectric layer formed do not have a uniform profile. Therefore, when the thickness of the lower electrode of the ferroelectric capacitor having the above-described structure is reduced, oxygen contained in the ferroelectric layer passes through the lower electrode and diffuses into the contact pad, thereby causing the contact pad to be oxidized.
이러한 문제를 해결하기 위한 기술적 내용이 미국 등록특허 제691250호에 개시되어 있다. 그러나, 상기 미국 등록특허에는 텅스텐으로 이루어진 콘택 일부를 에치백한 후 텅스텐 질화물을 증착하여 평탄화시키는 방법이 제시되었으나 상기 티타늄 질화물을 평탄화 공정시 티타늄 질화물을 제거량의 조절이 어려워 텅스텐이 다시 노출되는 문제점이 초래된다. 따라서, 상술한 문제점으로 인해 이후 형성되는 하부 전극층 및 강유전체층은 균일한 두께를 갖지 못하는 문제점을 갖는다.Technical contents for solving this problem are disclosed in US Pat. No. 691250. However, the U.S. Patent has proposed a method of etching a tungsten contact and then depositing tungsten nitride to planarize the titanium nitride. Caused. Therefore, the lower electrode layer and the ferroelectric layer formed thereafter due to the above-described problems do not have a uniform thickness.
상술한 문제점을 해결하기 위한 본 발명의 목적은 평탄한 상부를 갖고, 티타늄 알루미늄 질화물로 이루어진 콘택 패드를 갖는 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device comprising a ferroelectric capacitor having a flat top and having a contact pad made of titanium aluminum nitride.
상술한 본 발명의 목적을 달성하기 위한, 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 절연 구조물을 형성한다. 상기 절연 구조물을 식각하여 상기 기판을 노출시키는 개구를 형성한다. 상기 개구를 매몰하면서, 상기 절연 구조물의 상면을 덮는 티타늄알루미늄 질화(TiXAl(1-X)N)막을 형성한다. 상기 절연 구조물의 표면이 노출되도록 상기 티타늄알루미늄 질화막에 화학적 기계연마 공정을 수행하여 상기 개구 내에 콘택 패드를 형성한다. 상기 절연 구조물 및 상기 콘택 패드 상에 형성되고, 상기 콘택 패드와 전기적으로 연결되는 하부 전극층을 형성한다. 상기 하부 전극층 상에 강유전체층을 형성한 후 상기 강유전체층 상에 상부 전극층 형성한다. 그 결과 강유전체 커패시터를 포함하는 반도체 장치가 완성된다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above object of the present invention, an insulating structure is formed on a substrate. The insulating structure is etched to form openings that expose the substrate. While the opening is buried, a titanium aluminum nitride (Ti X Al ( 1-X ) N) film covering the top surface of the insulating structure is formed. A chemical mechanical polishing process is performed on the titanium aluminum nitride layer to expose the surface of the insulating structure to form a contact pad in the opening. A lower electrode layer is formed on the insulating structure and the contact pad and electrically connected to the contact pad. After forming a ferroelectric layer on the lower electrode layer, an upper electrode layer is formed on the ferroelectric layer. As a result, a semiconductor device including a ferroelectric capacitor is completed.
상술한 본 발명의 목적을 달성하기 위한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 절연 구조물을 형성한 후 상기 절연 구조물을 식각하여 상기 기판을 노출시키는 개구를 형성한다. 상기 개구를 매몰하면서, 상기 절연 구조물의 상면을 덮는 티타늄알루미늄 질화(TiXAl(1-X)N)막을 형성한다. 상기 티타늄알루미늄 질화막의 상부에 화학적 기계연마 공정을 수행하여 상 기 절연 구조물 상에서 평탄한 상면을 갖고, 상기 개구를 매몰하는 티타늄알루미늄 질화물 콘택 패드를 형성한다. 상기 콘택 패드 상에 하부 전극층을 형성한다. 상기 하부 전극층 상에 강유전체층을 형성한 후 상기 강유전체층 상에 상부 전극층 형성한다. 그 결과 강유전체 커패시터를 포함하는 반도체 장치가 완성된다.In the method of manufacturing a semiconductor device according to another embodiment of the present invention for achieving the above object of the present invention, after forming an insulating structure on a substrate to form an opening for exposing the substrate by etching the insulating structure. do. While the opening is buried, a titanium aluminum nitride (Ti X Al ( 1-X ) N) film covering the top surface of the insulating structure is formed. A chemical mechanical polishing process is performed on the titanium aluminum nitride layer to form a titanium aluminum nitride contact pad having a flat top surface on the insulating structure and burying the opening. A lower electrode layer is formed on the contact pad. After forming a ferroelectric layer on the lower electrode layer, an upper electrode layer is formed on the ferroelectric layer. As a result, a semiconductor device including a ferroelectric capacitor is completed.
본 발명에 따른 방법으로 형성된 상기 강유전체 커패시터는 평탄한 상부를 갖고, 내부에 틈을 포함하지 않는 티타늄 알루미늄 질화물로 이루어진 콘택 패드를 포함하고 있어 이후 형성되는 하부 전극층, 강유전체층 및 상부 전극층은 실리적으로 균일한 두께를 갖는다. 즉, 반도체 소자의 고집적화를 위해 하부 전극층과 상부 전극층의 두께를 감소시킬 경우 상기 강유전체층에 포함된 산소가 콘택 패드를 산화시키는 문제점을 방지할 수 있다. The ferroelectric capacitor formed by the method according to the present invention has a flat top and includes a contact pad made of titanium aluminum nitride having no gap therein, so that the lower electrode layer, the ferroelectric layer and the upper electrode layer formed thereafter are substantially uniform. Has a thickness. That is, when the thickness of the lower electrode layer and the upper electrode layer is reduced for high integration of the semiconductor device, oxygen contained in the ferroelectric layer may prevent the problem of oxidizing the contact pad.
또한, 후속 공정의 열적 스트레스에 의한 강유전체층, 하부 전극층 및 콘택패드 간에 리프팅 발생을 방지할 수 있어 강유전체층으로부터 누설 전류가 발생하는 것을 방지할 수 있다. 즉, 강유전체 커패시터를 포함하는 반도체 장치의 전기적 특성 및 신뢰성을 충분하게 확보할 수 있다.In addition, lifting may be prevented between the ferroelectric layer, the lower electrode layer, and the contact pad due to the thermal stress of the subsequent process, thereby preventing the leakage current from the ferroelectric layer. That is, the electrical characteristics and the reliability of the semiconductor device including the ferroelectric capacitor can be sufficiently secured.
이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 커패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면들에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 또한, 첨부된 도면들에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a ferroelectric capacitor and a method of manufacturing a semiconductor device using the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. However, one of ordinary skill in the art may realize the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In addition, in the accompanying drawings, the same or similar reference numerals are used for substantially the same or similar members. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. In addition, when each layer (film), region, pad, pattern, structure or electrode is referred to as "first", "second" and / or "third", it is not intended to limit these members but only each layer. (Film), regions, pads, patterns, structures or electrodes for differentiation. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pad, pattern, structure or electrodes, respectively.
실시예 1Example 1
도 1 내지 도 6은 본 발명의 실시예 1에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a ferroelectric capacitor according to Embodiment 1 of the present invention.
도 1은 기판 상에 하부 구조물을 형성하는 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of forming a lower structure on a substrate.
도 1을 참조하면, 기판(200) 상에 하부 구조물을 형성한다. 상기 하부 구조물은 기판(200)에 형성된 제1 및 제2 불순물 영역(235, 240), 게이트 구조물(230), 제1 패드(250), 제2 패드(255), 비트라인(270) 등을 포함한다.Referring to FIG. 1, a lower structure is formed on a
이를 구체적으로 설명하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다. In detail, the
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다. Subsequently, a gate insulating film is formed on the
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.A first conductive film and a gate mask are sequentially formed on the gate insulating film. The first conductive layer is made of polysilicon doped with an impurity, and is then patterned into a gate electrode. Subsequently, the first conductive layer and the gate insulating layer are sequentially patterned using the gate mask as an etching mask. Accordingly, the
이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.Subsequently, after the silicon nitride layer is formed on the
상기 게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공 정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 불순물 영역(235) 및 제2 불순물 영역(240)을 형성한다.After the impurity is implanted into the
제1 불순물 영역(235)은 커패시터를 위한 제1 패드(250)와 접촉되고, 제2 불순물 영역(240)은 비트 라인을 위한 제2 패드(250)와 접촉된다. 게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.The
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖게 형성된다.Subsequently, the upper surface of the first
이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 불순물 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 불순물 영역(235, 240)을 노출시킨다. 이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도 전성 금속 질화물을 사용하여 형성할 수 있다.Subsequently, after forming a second photoresist pattern (not shown) on the first
이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 제2 도전막을 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.Next, a first self-aligned contact (SAC) pad provided in the first contact holes by performing a chemical mechanical polishing process or an etch back process until the upper surface of the first
이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 이어서, 제2 층간절연막(260)에 상기 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.Subsequently, a second
이어서, 제2 콘택홀을 통해 상기 제2 패드(255)와 전기적으로 연결되는 비트 라인(270)을 형성한다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다.Subsequently, a
도 2는 하부 구조물을 덮는 절연 구조물을 형성하는 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view for describing a method of forming an insulating structure covering a lower structure.
도 2를 참조하면, 하부 구조물을 덮는 절연 구조물(300)을 형성한다. 상기 절연 구조물(300)은 단일의 층간 절연막 또는 층간 절연막 및 식각방지막이 적층된 구조를 가질 수 있다. 이때, 상기 식각방지막은 약 10 내지 200Å 정도의 두께로 형성된다.Referring to FIG. 2, an insulating
도 3은 절연 구조물의 개구를 매몰하는 콘택 패드 및 베리어 금속막을 형성하는 방법을 설명하기 위한 단면도이다. 3 is a cross-sectional view for describing a method of forming a contact pad and a barrier metal film that bury an opening of an insulating structure.
도 3을 참조하면, 절연 구조물(300)을 부분적으로 식각하여 상기 제1 패드(250)를 노출시키는 제3 콘택홀에 해당하는 개구(도시되지 않음)를 형성한다. 이후 상기 개구를 매몰하면서, 상기 절연 구조물의 상면을 덮는 티타늄알루미늄 질화(TiXAl(1-X)N)막을 형성한다. 상기 티타늄알루미늄 질화막은 원자층 증착 방식으로 형성된다. 상기 티타늄알루미늄 질화막은 TiXAl(1-X)N에서 X가 0.5 내지 0.95인 것이 바람직하고, 보다 바람직하게는 X= 0.8이다. 따라서, 이후, 상기 티타늄알루미늄 질화막으로 형성되는 제3 패드를 비저항이 약 1000uΩ㎝이고, 콘택 저항이 약 100Ω 내지 7000Ω을 갖도록 형성한다.Referring to FIG. 3, the insulating
이어서, 상기 절연성 구조물의 표면이 노출될 때까지 티타늄 알루미늄 질화막에 화학적 기계연마 공정을 수행하여 상기 개구 내에 구비되는 제3 패드(305)를 형성한다. 즉, 상기 절연 구조물을 관통하여 상기 제1 패드(250)와 전기적으로 연결되는 제3 패드인 콘택 패드(305)가 형성된다. 이후, 상기 화학적 기계연마 공정시 발생하는 레지듀의 제거를 위하여, 플라즈마 에싱 및 불산 수용액을 이용한 세정공정을 수행한다.Subsequently, a chemical mechanical polishing process is performed on the titanium aluminum nitride layer until the surface of the insulating structure is exposed to form a
바람직하게는 제3 패드인 콘택 패드(305)를 형성한 이후에 실질적으로 균일한 두께를 갖는 베리어 금속막(310)을 더 형성한다. 상기 베리어 금속막(310)은 제 3 패드와 이후 형성되는 하부 전극층 간에 전기적 저항을 감소시키는 역할을 한다. 상기 베리어 금속막을 구성하는 물질의 예로서는 티타늄알루미늄 질화물, 티타늄, 티타늄 질화물, 티타늄 산화물 등을 들 수 있다.After forming the
다른 예로, 도면에 도시하지 않았지만, 상기 티타늄알루미늄 질화(TiXAl(1-X)N)막을 형성하기 전에 스페이서를 더 형성할 수 있다. 또한 상기 스페이서가 형성된 개구의 입구를 보다 확장시키기 위해 상기 스페이서의 상부를 식각하는 공정을 더 수행할 수 있다.As another example, although not shown in the drawing, a spacer may be further formed before the titanium aluminum nitride (Ti X Al ( 1-X ) N) layer is formed. In addition, the process of etching the upper portion of the spacer to further extend the inlet of the opening in which the spacer is formed.
도 4는 하부 전극층을 형성하는 방법을 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a method of forming a lower electrode layer.
도 4를 참조하면, 상기 베리어 금속막(310)이 형성된 절연 구조물 상에 하부 전극 형성용 도전물을 실질적으로 균일한 두께를 갖도록 증착한다. 그 결과 상기베리어 금속막 상에는 상기 하부 전극층(320)이 형성된다.Referring to FIG. 4, a conductive material for forming a lower electrode is deposited on an insulating structure on which the
도 5는 강유전체층 및 상부 전극층을 형성하는 방법을 설명하기 위한 단면도이다5 is a cross-sectional view illustrating a method of forming a ferroelectric layer and an upper electrode layer.
도 5을 참조하면, 상기 하부 전극층(320) 상에 실질적으로 균일한 두께를 갖는 강유전체층(330) 및 상부 전극층(340)을 순차적으로 형성한다. 구체적으로 상기 강유전체층(330)은 유기금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성한다. 강유전체층(330)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다. 또한, 강유전체층(330)은 칼슘, 란탄, 망간 내지 비스무스가 도핑된 PZT, SBT, BLT, PLZT 또는 BST를 사용하여 형성된다. 또한, 강유전체층(330)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등을 사용하여 형성된다. 바람직하게는, 강유전체층(330)은 하부 전극층(320) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된다. 상기 강유전체층(330)을 형성하는 단계에 있어서, 기판(200)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다.Referring to FIG. 5, the ferroelectric layer 330 and the
이어서, 강유전체층(330) 상에 실질적으로 균일한 두께를 갖는 상부 전극층(340)을 형성한다. 상기 상부 전극은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.Next, an
이어서, 강유전체층(330) 및 상부 전극층(340)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(340) 및 강유전체층(330)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 진행된다.Subsequently, the ferroelectric layer 330 and the
도 6은 상부 전극, 강유전체 패턴 및 하부 전극을 형성하는 방법을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a method of forming an upper electrode, a ferroelectric pattern, and a lower electrode.
도 6을 참조하면, 상부 전극층(340) 상에 식각 마스크를 형성한 후 상기 식각마스크에 노출된 상부 전극층(340), 강유전체층(330) 및 하부 전극을 순차적으로 식각함으로써 상부 전극(345), 강유전체 패턴(335) 및 하부 전극(325)들이 형성된 다. 그 결과 하부 전극(325), 강유전체 패턴(335) 및 상부 전극(345)을 포함하는 강유전체 커패시터가 완성된다.Referring to FIG. 6, after forming an etch mask on the
실시예 2Example 2
도 7 내지 도 9는 본 발명의 실시예 2에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.7 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device including a ferroelectric capacitor according to a second embodiment of the present invention.
도 7을 참조하면, 하부 구조물을 덮는 절연구조물(300)을 부분적으로 식각하여 상기 제1 패드(250)를 노출시키는 제3 콘택홀에 해당하는 개구(도시되지 않음)를 형성한다. 상기 하부 구조물 및 절연 구조물에 대한 구체적인 설명은 실시예 1의 도 1 및 도 2에서 개시되어 있어 중복을 피하기 위해 생략한다. 상기 하부 구조물 및 절연 구조물의 구성요소에 대한 도면부호는 실시예 1과 동일하다.Referring to FIG. 7, the insulating
이어서, 절연 구조물에 형성된 개구의 측면에 스페이서(402)를 형성한 후 상기 스페이서(402)가 형성된 개구의 입구의 폭을 보다 확장시키기 위해 상기 스페이서의 상부를 식각하는 공정을 수행한다.Subsequently, after forming the
이어서, 상기 스페이서(402)가 형성된 개구를 매몰하면서, 상기 절연 구조물(300)의 상면을 덮는 티타늄알루미늄 질화(TiXAl(1-X)N)막(405)을 형성한다. 상기 티타늄알루미늄 질화막(405)은 원자층 증착 방식으로 형성하고, 상기 절연 구조물의 상면으로부터 약 1000 내지 1500Å의 두께를 갖는다. 상기 티타늄알루미늄 질화막(405)은 TiXAl(1-X)N에서 X가 0.5 내지 0.95인 것이 바람직하고, 보다 바람직하게는 X= 0.8이다. 상기 티타늄알루미늄 질화막(405)은 상기 개구를 매몰하면서 형성되기 때문에 상기 그 상면에는 약 300 내지 600Å의 깊이를 갖는 리세스가 생성되어 있다.Subsequently, the titanium aluminum nitride (Ti X Al ( 1 -X ) N)
도 8을 참조하면, 상기 티타늄알루미늄 질화막(405)의 상부에 화학적 기계연마 공정을 수행하여 상기 개구를 매몰하면서 상기 절연 구조물 상부에서 평탄한 상면을 갖는 티타늄알루미늄 질화물 콘택 패드(410)를 형성한다. 즉, 상기 절연 구조물(300)을 관통하여 상기 제1 패드와 전기적으로 연결되는 패드(410a)와 상기 절연 구조물의 상부에서 평탄한 상면을 갖는 층(410b)으로 이루어진 콘택 패드(410)가 형성된다. 이후, 상기 화학적 기계연마 공정시 발생하는 레지듀의 제거를 위하여, 플라즈마 에싱 및 불산 수용액을 이용한 세정공정을 수행한다.Referring to FIG. 8, a chemical mechanical polishing process is performed on the titanium
도 9를 참조하면, 상기 코택 패드 상에 하부 전극층, 강유전체층 및 상부 전극층을 순차적으로 형성한다. 이후 식각 마스크를 적용하여 노출된 상부 전극층, 강유전체층 및 하부 전극층을 순차적으로 식각하여 하부 전극(425), 강유전체 패턴(435) 및 상부 전극(445)으로 이루어진 강유전체 커패시터가 완성된다.Referring to FIG. 9, lower electrode layers, ferroelectric layers, and upper electrode layers are sequentially formed on the contact pads. Thereafter, the exposed upper electrode layer, the ferroelectric layer, and the lower electrode layer are sequentially etched by applying an etch mask to complete the ferroelectric capacitor including the
본 발명에 따른 방법으로 형성된 상기 강유전체 커패시터는 평탄한 상부를 갖고, 내부에 틈을 포함하지 않는 티타늄 알루미늄 질화물로 이루어진 콘택 패드를 포함하고 있어 이후 형성되는 하부 전극층, 강유전체층 및 상부 전극층은 실리적으로 균일한 두께를 갖는다. 즉, 반도체 소자의 고집적화를 위해 하부 전극층과 상부 전극층의 두께를 감소시킬 경우 상기 강유전체층에 포함된 산소가 콘택 패드를 산 화시키는 문제점을 방지할 수 있다. The ferroelectric capacitor formed by the method according to the present invention has a flat top and includes a contact pad made of titanium aluminum nitride having no gap therein, so that the lower electrode layer, the ferroelectric layer and the upper electrode layer formed thereafter are substantially uniform. Has a thickness. That is, when the thickness of the lower electrode layer and the upper electrode layer is reduced for high integration of the semiconductor device, oxygen contained in the ferroelectric layer may prevent the problem of oxidizing the contact pad.
또한, 후속 공정의 열적 스트레스에 의한 강유전체층, 하부 전극층 및 콘택패드 간에 리프팅 발생을 방지할 수 있어 강유전체층으로부터 누설 전류가 발생하는 것을 방지할 수 있다. 즉, 강유전체 커패시터를 포함하는 반도체 장치의 전기적 특성 및 신뢰성을 충분하게 확보할 수 있다.In addition, lifting may be prevented between the ferroelectric layer, the lower electrode layer, and the contact pad due to the thermal stress of the subsequent process, thereby preventing the leakage current from the ferroelectric layer. That is, the electrical characteristics and the reliability of the semiconductor device including the ferroelectric capacitor can be sufficiently secured.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the foregoing description, it has been described with reference to preferred embodiments of the present invention, but those skilled in the art can variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that it can be changed.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050112991A KR20070054895A (en) | 2005-11-24 | 2005-11-24 | Method of manufacturing a semiconductor device including a ferroelectric capacitor |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101116732B1 (en) * | 2011-02-15 | 2012-02-22 | 주식회사 하이닉스반도체 | Method for forming storage node contacts and bit lines |
-
2005
- 2005-11-24 KR KR1020050112991A patent/KR20070054895A/en not_active Application Discontinuation
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| KR101116732B1 (en) * | 2011-02-15 | 2012-02-22 | 주식회사 하이닉스반도체 | Method for forming storage node contacts and bit lines |
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