KR20070052808A - Method of manufacturing a semiconductor device including a ferroelectric capacitor - Google Patents

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KR20070052808A
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손윤호
임지은
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Abstract

향상된 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법이 개시된다. 기판 상에 하부 구조물 및 절연 구조물을 형성한다. 상기 절연 구조물을 관통하는 패드와 상기 패드와 연결되는 실린더 형상의 하부 전극을 형성한다. 상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층, 상부 전극층 및 식각 마스크를 형성한다. 상기 상부 전극층 및 강유전체층을 식각하여 상기 상부 전극 및 강유전체 패턴을 형성한 후 상부 전극을 절연시키는 절연막 패턴을 형성함으로서 강유전체 커패시터를 완성한다. 상술한 방법은 절연막 패턴을 형성할 때 강유전체 패턴의 식각 손상을 방지할 수 있어 강유전체 패턴의 열화를 방지할 수 있다.A method of manufacturing a semiconductor device including a ferroelectric capacitor having improved characteristics is disclosed. Forming a substructure and an insulating structure on the substrate. A pad penetrating the insulating structure and a cylindrical lower electrode connected to the pad are formed. A ferroelectric layer, an upper electrode layer, and an etching mask having a substantially uniform thickness are formed on the insulating structure and the lower electrode. The ferroelectric capacitor is completed by etching the upper electrode layer and the ferroelectric layer to form the upper electrode and the ferroelectric pattern, and then forming an insulating layer pattern that insulates the upper electrode. The above-described method can prevent etching damage of the ferroelectric pattern when forming the insulating film pattern, thereby preventing deterioration of the ferroelectric pattern.

Description

강유전체 커패시터를 포함하는 반도체 장치의 제조 방법{Method of manufacturing a semiconductor device including a ferroelectric capacitor}Method of manufacturing a semiconductor device including a ferroelectric capacitor

도 1은 종래의 강유전체 커패시터의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a conventional ferroelectric capacitor.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.2 to 10 are cross-sectional views illustrating a method of manufacturing a ferroelectric capacitor according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

320 : 하부 전극 345 : 강유전체 패턴320: lower electrode 345: ferroelectric pattern

355 : 상부 전극 370 : 상부 절연막 패턴355: upper electrode 370: upper insulating film pattern

380 ; 상부 금속 배선380; Upper metal wiring

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 강유전적 및 전기적 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device including a ferroelectric capacitor having ferroelectric and electrical characteristics and a method of manufacturing the same.

일반적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우에 저장된 데이터를 상실하는 휘발성 반도체 메모리 장치와 전원 공급이 중단되는 경우에도 저 장된 데이터가 상실되지 않는 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치로는 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등을 들 수 있으며, 상기 불휘발성 반도체 메모리 장치로는 EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치 또는 플래시(flash) 메모리 장치 등이 개발되어 있다.Generally, semiconductor memory devices are classified into volatile semiconductor memory devices that lose stored data when power supply is interrupted and nonvolatile semiconductor memory devices that do not lose stored data even when power supply is interrupted. The volatile semiconductor memory device may include a dynamic random access memory (DRAM) device or a static random access memory (SRAM) device. The nonvolatile semiconductor memory device may be an erasable programmable read only memory (EPROM) device or an EEPROM (EEPROM). Electrically Erasable Programmable Read Only Memory) devices or flash memory devices have been developed.

이에 비하여, FRAM(Ferroelectric Random Access Memory) 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM 장치의 특성과 불휘발성인 ROM 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어지지만, FRAM 장치는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.In comparison, a ferroelectric random access memory (FRAM) device has both characteristics of a volatile RAM device capable of both reading and writing, and characteristics of a nonvolatile ROM device. In the FRAM device, the operating speed of the FRAM device is relatively lower than that of the DRAM device because the current manufacturing technology level is less than that of the DRAM device. However, the FRAM device has spontaneous polarization characteristics of the ferroelectric material even when the power supply is interrupted. Stored information has the characteristic of excellent information preservation that cannot be erased. In addition, the FRAM device can be driven at a lower power than the EPROM device or the EEPROM device, and has the advantage of significantly increasing the number of input / output of information.

상기 FRAM 장치의 제조를 위하여, 개발되어 있는 강유전체는 크게 두 종류로 구분된다. 그 하나는 PZT[Pb(Zr, Ti)O3] 계열의 강유전체이며, 다른 하나는SBT(SrBi2Ta2O9) 계열의 강유전체이다. PZT 계열의 강유전체의 경우에는 약 650℃ 정도의 상대적으로 낮은 온도에서 제조할 수 있으며, 잔류 분극이 크다는 장점을 가지만, PZT 계열의 강유전체는 분극 반전을 반복할 경우에 강유전체 박막의 피로 현상이 심각해지며, 유해한 납(Pb)을 함유하고 있다는 단점을 지닌다. SBT계열의 강유전체는 백금(Pt) 전극을 사용하여 약 1,000회 이상의 분극 반전을 거듭하여도 피로 현상이 나타나지 않으며, 분극-전압 이력곡선(P-V hysteresis)의 특정 방향 선호(imprint) 현상이 없다는 장점을 가진다. 그러나, SBT 계열의 강유전체는 결정화를 위하여 약 800℃ 이상의 고온에서 열처리를 해야 한다는 단점을 가진다.For the manufacture of the FRAM device, the ferroelectrics developed are largely divided into two types. One is a ferroelectric of PZT [Pb (Zr, Ti) O 3 ] series and the other is a ferroelectric of SBT (SrBi 2 Ta 2 O 9 ) series. PZT series ferroelectrics can be manufactured at relatively low temperatures of about 650 ° C and have a large residual polarization. However, PZT series ferroelectrics have a severe fatigue phenomenon when ferroelectric thin films are repeated. It has the disadvantage of containing harmful lead (Pb). Ferroelectrics of SBT series have the advantage that they do not show fatigue phenomenon even after repeated polarization reversal more than 1,000 times using platinum (Pt) electrode and there is no specific direction imprint phenomenon of polarization-voltage hysteresis (PV hysteresis). Have However, the SBT-based ferroelectric has a disadvantage in that heat treatment is required at a high temperature of about 800 ° C. or higher for crystallization.

그러나, 일반적인 강유전체 커패시터는 도 1에 도시된 바와 같이 식각 저지막(112)이 형성된 몰드막 패턴(110)에 포함된 개구(미도시) 내에 형성된 하부 전극(120) 및 몰드막 패턴의 제거 없이 하부전극 및 식각저지막 상에서 실질적으로 균일한 두께를 갖는 강유전체 패턴(130) 및 상기 개구를 매몰하면서 상기 강유전체 패턴상에 형성된 상부 전극(140)을 포함하는 구조를 갖는다. 이렇게 상부 전극의 상면과 강유전체 패턴의 단부의 높이 차이가 낮은 구조를 갖는 강유전체 커패시터는 이후 상부 전극을 서로 절연시키는 상부 절연막 패턴(미도시)을 형성하기 위한 화학적 기계연마 공정에서 상기 강유전체가 노출되는 문제점이 발생한다. 상기 노출된 강유전체 패턴은 이후 공정에서 손상되어 강유전체 커패시터의 데이터 센싱 마진(data sensing margin)도 크게 감소시킨다. 또한, 강유전체 패턴에 식각 손상이 됨으로 인해 강유전체 패턴으로부터 누설 전류가 증가하며 강유전체 패턴의 데이터 보존 특성이 저하되는 등과 같이 강유전체 커패시터의 강유전적 및 전기적 특성도 크게 열화되는 문제가 발생한다.However, a typical ferroelectric capacitor may have a lower portion without removing the lower electrode 120 and the mold layer pattern formed in an opening (not shown) included in the mold layer pattern 110 having the etch stop layer 112 as shown in FIG. 1. The structure includes a ferroelectric pattern 130 having a substantially uniform thickness on the electrode and the etch stop layer, and an upper electrode 140 formed on the ferroelectric pattern while the opening is buried. The ferroelectric capacitor having a structure in which the height difference between the upper surface of the upper electrode and the end of the ferroelectric pattern is low is then exposed to the ferroelectric in a chemical mechanical polishing process for forming an upper insulating layer pattern (not shown) that insulates the upper electrode from each other. This happens. The exposed ferroelectric pattern is damaged in a subsequent process, which greatly reduces the data sensing margin of the ferroelectric capacitor. In addition, due to etching damage to the ferroelectric pattern, leakage current increases from the ferroelectric pattern, and the ferroelectric and electrical characteristics of the ferroelectric capacitor also deteriorate.

상술한 문제점을 해결하기 위한 본 발명의 목적은 상부 전극의 상면과 강유 전체 패턴의 단부가 높은 단차를 갖는 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device comprising a ferroelectric capacitor having a high step of the upper surface of the upper electrode and the end of the ferroelectric pattern.

상술한 본 발명의 목적을 달성하기 위한, 본 발명의 바람직한 실시예에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법에 있어서, 기판 상에 하부 구조물을 형성한다. 상기 하부 구조물 상에 절연 구조물을 형성한다. 상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성한다. 상기 절연 구조물 및 상기 패드 상에 형성되고, 상기 패드와 전기적으로 연결되는 적어도 하나의 실린더 형상을 갖는 하부 전극을 형성한다. 상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층을 형성한다. 상기 강유전체증 상이 실질적으로 균일한 두께를 갖는 상부 전극층을 형성한다. 상기 상부 전극층 상에 식각 마스크를 형성한다. 상기 식각 마스크에 노출된 상기 상부 전극층 및 강유전체층을 순차적으로 식각하여 상기 상부 전극 및 강유전체 패턴을 형성한다. 상기 결과물을 덮는 절연막을 형성한 후 상기 절연막의 상부에 화학적 기계연마 공정을 수행하여 상기 상부 전극의 표면을 노출시키고, 상기 상부 전극을 절연시키는 절연막 패턴을 형성한다. 그 결과 강유전체 커패시터가 완성된다.In the method of manufacturing a semiconductor device including a ferroelectric capacitor according to a preferred embodiment of the present invention for achieving the above object of the present invention, a lower structure is formed on a substrate. An insulating structure is formed on the lower structure. The pad penetrates the insulating structure to form a pad contacting the lower structure. A lower electrode is formed on the insulating structure and the pad and has at least one cylindrical shape electrically connected to the pad. A ferroelectric layer having a substantially uniform thickness is formed on the insulating structure and the lower electrode. The ferroelectric symptom forms an upper electrode layer having a substantially uniform thickness. An etching mask is formed on the upper electrode layer. The upper electrode layer and the ferroelectric layer exposed to the etching mask are sequentially etched to form the upper electrode and the ferroelectric pattern. After forming an insulating film covering the resultant, a chemical mechanical polishing process is performed on the insulating film to expose the surface of the upper electrode and form an insulating film pattern to insulate the upper electrode. The result is a ferroelectric capacitor.

본 발명에 따르면, 상기 강유전체 커패시터는 실린더 형상의 3차원 적인 구조를 가지고 있을 뿐만 아니라 보호막 패턴이 추가적으로 개재되어 있어 상기 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정시 강유전체 패턴층의 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴의 단부가 노출되어 손상되는 문제점이 초래되지 않는다. According to the present invention, the ferroelectric capacitor not only has a three-dimensional structure of a cylindrical shape, but additionally includes a protective film pattern, thereby preventing damage to the ferroelectric pattern layer during chemical mechanical polishing to form the upper insulating film pattern. can do. That is, even when a step occurs in the cell region and the ferry region, the ferroelectric capacitor adjacent to the ferry region does not cause a problem that the end of the ferroelectric pattern is exposed and damaged when performing the chemical mechanical polishing process for forming the upper insulating layer pattern.

따라서, 강유전체층으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.Therefore, the leakage current from the ferroelectric layer can be prevented, so that the electrical characteristics of the ferroelectric capacitor can be improved. In addition, the reliability of a semiconductor device such as an FRAM device including the ferroelectric capacitor can be sufficiently secured.

또한, 실린더 구조로 인한 강유전체층의 유효 면적 확장으로 상기 강유전체 커패시터의 데이터 센싱 마진을 보다 크게 확보할 수 있으며, 데이터 보존력 또는 분극 보존력 등과 같은 강유전적 특성이 개선된 강유전체 커패시터를 형성할 수 있는 할 수 있다.In addition, by expanding the effective area of the ferroelectric layer due to the cylinder structure, it is possible to secure a larger data sensing margin of the ferroelectric capacitor, and to form a ferroelectric capacitor having improved ferroelectric characteristics such as data retention or polarization retention. have.

이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 커패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면들에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 또한, 첨부된 도면들에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of manufacturing a ferroelectric capacitor and a method of manufacturing a semiconductor device using the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. However, one of ordinary skill in the art may realize the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In addition, in the accompanying drawings, the same or similar reference numerals are used for substantially the same or similar members. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. In addition, when each layer (film), region, pad, pattern, structure or electrode is referred to as "first", "second" and / or "third", it is not intended to limit these members but only each layer. (Film), regions, pads, patterns, structures or electrodes for differentiation. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pad, pattern, structure or electrodes, respectively.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.2 to 10 are cross-sectional views illustrating a method of manufacturing a ferroelectric capacitor according to an embodiment of the present invention.

도 2는 기판 상에 하부 구조물을 형성하는 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a method of forming a lower structure on a substrate.

도 2를 참조하면, 기판(200) 상에 하부 구조물을 형성한다. 상기 하부 구조물은 기판(200)에 형성된 제1 및 제2 불순물 영역(235, 240), 게이트 구조물(230), 제1 패드(250), 제2 패드(255), 비트라인(270) 패턴 또는 트랜지스터 등을 포함한다.Referring to FIG. 2, a lower structure is formed on the substrate 200. The lower structure may include patterns of the first and second impurity regions 235 and 240, the gate structure 230, the first pad 250, the second pad 255, and the bit line 270 formed on the substrate 200. Transistors and the like.

이를 구체적으로 설명하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.In detail, the isolation trench 205 is formed on the semiconductor substrate 200 by performing a shallow trench isolation (STI) process to divide the substrate 200 into an active region and a field region.

이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다. Subsequently, a gate insulating film is formed on the substrate 200 on which the device isolation film 205 is formed by thermal oxidation, chemical vapor deposition, or atomic layer deposition. Here, the gate insulating film may be a silicon oxide film (SiO 2 ), or may be a thin film made of a material having a higher dielectric constant than the silicon oxide film.

상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.A first conductive film and a gate mask are sequentially formed on the gate insulating film. The first conductive layer is made of polysilicon doped with an impurity, and is then patterned into a gate electrode. Subsequently, the first conductive layer and the gate insulating layer are sequentially patterned using the gate mask as an etching mask. Accordingly, the substrate 200 is formed of gate structures 230 including a gate insulating layer pattern, a gate electrode, and a gate mask, respectively.

이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.Subsequently, after the silicon nitride layer is formed on the substrate 200 on which the gate structures 230 are formed, the silicon nitride layer is anisotropically etched to form gate spacers 225 on both sidewalls of the gate structures 230.

상기 게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 불순물 영역(235) 및 제2 불순물 영역(240)을 형성한다.Injecting impurities into the substrate 200 exposed between the gate structures 230 by using the gate structures 230 having the gate spacer 225 as an ion implantation mask by an ion implantation process, and then performing a heat treatment process. The first impurity region 235 and the second impurity region 240 corresponding to the source / drain regions are formed in the substrate 200.

제1 불순물 영역 및 제2 불순물 영역들(235, 240)은 커패시터를 위한 제1 패 드(250)와 비트 라인을 위한 제2 패드(250)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.The first impurity region and the second impurity regions 235 and 240 are a capacitor contact region and a bit line contact region to which the first pad 250 for the capacitor and the second pad 250 for the bit line respectively contact each other. Are distinguished. The first interlayer insulating layer 245 made of oxide is formed on the entire surface of the substrate 200 while covering the gate structures 230. The first interlayer insulating film 245 is formed of BPSG, PSG, SOG, PE-TEOS, USG, or HDP-CVD oxide.

이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖게 형성된다.Subsequently, the upper surface of the first interlayer insulating layer 245 is planarized by performing a chemical mechanical polishing process to remove the upper portion of the first interlayer insulating layer 245. In an exemplary embodiment, the first interlayer insulating layer 245 is formed to have a predetermined height from an upper surface of the gate mask 220.

이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 불순물 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 불순물 영역(235, 240)을 노출시킨다. 이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.Subsequently, after forming a second photoresist pattern (not shown) on the first interlayer insulating layer 245 on which the planarization process is performed, the first interlayer insulating layer 245 using the second photoresist pattern as an etching mask. Is partially anisotropically etched to form first contact holes (not shown) that penetrate the first interlayer insulating film 245 to expose the first and second impurity regions 235 and 240. The first contact holes self-align with the gate structures 230 to expose the first and second impurity regions 235 and 240. Subsequently, after the second photoresist pattern is removed through an ashing and / or strip process, a second conductive layer covering the first interlayer insulating layer 245 is formed while the first contact holes are buried. The second conductive layer may be formed using polysilicon, a metal, or a conductive metal nitride doped with a high concentration of impurities.

이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 제2 도전막을 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되 는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.Subsequently, the second conductive layer is a self-aligned contact (SAC) pad provided in the first contact holes by performing a chemical mechanical polishing process or an etch back process until the top surface of the first interlayer insulating layer 245 is exposed. The first pad 250 and the second pad 255 are formed. Accordingly, the first pad 250 is in electrical contact with the capacitor contact region, and the second pad 255 is in electrical contact with the bit line contact region.

이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 이어서, 제2 층간절연막(260)에 상기 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.Subsequently, a second interlayer insulating layer 260 is formed on the first interlayer insulating layer 245 including the first and second pads 250 and 255. The second interlayer insulating layer 260 electrically insulates the subsequently formed bit line (not shown) from the first pad 250. Subsequently, a second contact hole is formed in the second interlayer insulating layer 260 to expose the second pad 255 embedded in the first interlayer insulating layer 260. The second contact hole corresponds to a bit line contact hole for electrically connecting the subsequently formed bit line and the second pad 255 to each other.

이어서, 제2 콘택홀을 통해 상기 제2 패드와 전기적으로 연결되는 비트 라인(270)을 형성한다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 이어서, 상기 비트 라인(270)이 형성된 제2 층간절연막(260)을 덮는 제3 층간절연막(275)을 형성한다.Subsequently, a bit line 270 is formed to be electrically connected to the second pad through a second contact hole. Bit line 270 is generally comprised of a first layer of metal / metal compound and a second layer of metal. Subsequently, a third interlayer insulating film 275 covering the second interlayer insulating film 260 on which the bit line 270 is formed is formed.

이어서, 제3 층간절연막(275) 및 제2 층간절연막(260)을 부분적으로 식각함으로써, 제1 패드(250)들을 노출시키는 제3 콘택홀(미도시)들을 형성한다.Subsequently, the third interlayer insulating layer 275 and the second interlayer insulating layer 260 are partially etched to form third contact holes (not shown) exposing the first pads 250.

이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(275) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(280)를 형성한다. 제3 패드(280)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(250)와 후속하여 형성되는 하부 전극(미도시)을 서로 연결시키는 역할을 한다.Subsequently, a fourth conductive film is formed on the third interlayer insulating film 275 while the third contact holes are buried, and then a third pad 280 existing in the third contact holes is formed by performing a chemical mechanical polishing process. . The third pad 280 is generally made of polysilicon doped with impurities, and serves to connect the first pad 250 and the lower electrode (not shown) formed subsequently.

도 3 하부 구조물을 덮는 절연 구조물을 형성하는 방법을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a method of forming an insulating structure covering the lower structure.

도 3을 참조하면, 하부 구조물을 덮으면서 기판(200) 상에 절연 구조물(300)을 형성한다. 절연 구조물(300)은 적어도 하나의 층간 절연막(290)과 식각방지막(295)을 포함한다. 상기 식각방지막(295)은 약 10 내지 200Å 정도의 두께로 형성되며, 상기 이후 형성되는 몰드막에 대하여 상대적으로 낮은 식각율을 갖고, 이후 강유전체층의 불안정한 성장 및 부 반응을 방지하기 위한 실리콘 질화물이나 금속 질화물(TiO2, Al2O3)로 형성된다.Referring to FIG. 3, an insulating structure 300 is formed on the substrate 200 while covering the lower structure. The insulating structure 300 includes at least one interlayer insulating layer 290 and an etch stop layer 295. The etch stop layer 295 is formed to a thickness of about 10 to 200Å, has a relatively low etching rate with respect to the mold layer formed thereafter, and then silicon nitride for preventing unstable growth and side reaction of the ferroelectric layer. It is formed of metal nitrides (TiO 2 , Al 2 O 3 ).

도 4는 절연 구조물의 개구에 형성되는 제4 패드를 형성하는 방법을 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a method of forming a fourth pad formed in an opening of an insulating structure.

도 4를 참조하면, 절연 구조물(110)을 부분적으로 식각하여 상기 제3 패드(280)를 노출시키는 제4 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀 내에 구비되는 제4 패드(305)를 형성한다. 즉, 상기 절연 구조물을 관통하여 상기 제3 패드와 전기적으로 연결되는 제4 패드(305)가 된다. 상기 제4 패드(305)는 티타늄 알루미늄 질화물(TiAlN) 또는 이리듐 금속을 포함한다.Referring to FIG. 4, after forming the fourth contact hole (not shown) to partially etch the insulating structure 110 to expose the third pad 280, the fourth pad provided in the contact hole ( 305). That is, the fourth pad 305 penetrates through the insulating structure and is electrically connected to the third pad. The fourth pad 305 includes titanium aluminum nitride (TiAlN) or iridium metal.

도 5는 몰드막 패턴을 형성하는 방법을 설명하기 위한 단면도이다.5 is a cross-sectional view for explaining a method of forming a mold film pattern.

도 5를 참조하면, 상기 제4 패드(305) 및 절연 구조물(300) 상에 산화물을 증착하여 몰드막(미도시)을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물 또는 질화물을 도포하여 형성할 수 있다. 추가적으로 상기 몰드막 상에 식각방지막(미도시)을 더 형성할 수 있다. 본 실시예서는 상기 몰드막은 질화물을 포함하는 것이 바람직하다.Referring to FIG. 5, an oxide is deposited on the fourth pad 305 and the insulating structure 300 to form a mold layer (not shown). The mold layer may be formed by applying an oxide or nitride such as BPSG, PSG, USG, SOG, PE-TEOS, or the like. Additionally, an etch stop layer (not shown) may be further formed on the mold layer. In the present embodiment, the mold film preferably contains nitride.

이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 제4 패드(305)의 표면을 노출시키는 개구(315)들을 형성한다. 그 결과 몰드막은 개구(315)가 형성됨으로 인해 몰드막 패턴(310)으로 형성된다. 이후 마스크 패턴은 제거된다.Subsequently, after forming a mask pattern (not shown) on the mold film, the mold film exposed to the mask pattern is selectively anisotropically etched to form openings 315 exposing the surface of the fourth pad 305 to the mold film. do. As a result, the mold layer is formed as the mold layer pattern 310 because the opening 315 is formed. The mask pattern is then removed.

도 6은 하부 전극 및 버퍼막 패턴을 형성하는 방법을 설명하기 위한 단면도이다.6 is a cross-sectional view for describing a method of forming a lower electrode and a buffer film pattern.

도 6을 참조하면, 상기 개구에 의해 노출되는 몰드막 패턴의 측멱, 저면, 제4 패드의 상면 및 상기 몰드막 패턴 상면에 하부 전극층(미도시)을 실리적으로 균일한 두께를 갖도록 형성한다. 상기 하부 전극층은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.Referring to FIG. 6, a lower electrode layer (not shown) is formed on the side surface, the bottom surface of the mold film pattern exposed by the opening, the top surface of the fourth pad, and the top surface of the mold film pattern to have a substantially uniform thickness. The lower electrode layer is iridium, platinum, ruthenium, palladium, gold, platinum-manganese alloy, iridium-ruthenium alloy, iridium oxide, strontium ruthenium oxide (SRO), strontium titanium oxide (STO), lanthanum nickel oxide (LNO) or calcium ruthenium It is formed using an oxide (CRO) or the like.

이어서, 상기 하부 전극층이 형성된 개구부(315)들을 매몰하는 버퍼막(미도시)을 형성한다. 일 예로 버퍼막은 산화물을 증착하여 형성할 수 있고, 다른 예로 포토레지스트를 도포하여 형성할 수 있다. 이어서, 화학 기계적 연마 공정을 수행하여 상기 몰드막 패턴의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 개구(315)들의 내벽에 구비되는 실린더 형상을 갖는 하부 전극(320)이 형성된다. 이와 동시에 상기 하부전극이 형성된 개구(315)들 내에는 버퍼막 패턴(330)이 형성된 다.Subsequently, a buffer layer (not shown) is formed to bury the openings 315 in which the lower electrode layer is formed. For example, the buffer layer may be formed by depositing an oxide, and in another example, may be formed by applying a photoresist. Subsequently, the lower electrode 320 having a cylindrical shape is formed on the inner walls of the openings 315 by etching the resultant until the upper surface of the mold layer pattern is exposed by performing a chemical mechanical polishing process. At the same time, a buffer layer pattern 330 is formed in the openings 315 in which the lower electrodes are formed.

도 7을 참조하면, 상기 몰드막 패턴(310) 및 버퍼막 패턴(330)을 순차적으로 제거한다. 그 결과 상기 절연 구조물 상에는 상기 제4 콘택과 전기적으로 연결되고, 실린더 구조를 갖는 하부 전극(320)이 형성된다.Referring to FIG. 7, the mold layer pattern 310 and the buffer layer pattern 330 are sequentially removed. As a result, a lower electrode 320 electrically connected to the fourth contact and having a cylinder structure is formed on the insulating structure.

도 8은 강유전체층 및 상부전극층을 형성하는 방법을 설명하기 위한 단면도이다8 is a cross-sectional view illustrating a method of forming a ferroelectric layer and an upper electrode layer.

도 8을 참조하면, 상기 하부 전극(320) 및 절연 구조물 상에 실질적으로 균일한 두께를 갖는 강유전체층(340) 및 상부 전극층(350)을 순차적으로 형성한다. Referring to FIG. 8, ferroelectric layer 340 and upper electrode layer 350 having a substantially uniform thickness are sequentially formed on the lower electrode 320 and the insulating structure.

구체적으로 상기 강유전체층(340)은 유기금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성한다. 강유전체층(340)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다. 또한, 강유전체층(340)은 칼슘, 란탄, 망간 내지 비스무스가 도핑된 PZT, SBT, BLT, PLZT 또는 BST를 사용하여 형성된다. 또한, 강유전체층(340)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등을 사용하여 형성된다. 바람직하게는, 강유전체층(340)은 하부 전극층(320) 및 절연 구조물(300) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된다. 상기 강유전체층(340)을 형성하는 단계에 있어서, 기판(200)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다. In detail, the ferroelectric layer 340 is formed using an organometallic chemical vapor deposition (MOCVD) process, a sol-gel process, an atomic layer deposition (ALD) process, or a chemical vapor deposition (CVD) process. The ferroelectric layer 340 is formed using a ferroelectric such as PZT, SBT, BLT, PLZT or BST. In addition, the ferroelectric layer 340 is formed using PZT, SBT, BLT, PLZT or BST doped with calcium, lanthanum, manganese or bismuth. In addition, the ferroelectric layer 340 is formed using titanium oxide, tantalum oxide, aluminum oxide, zinc oxide or hafnium oxide. Preferably, the ferroelectric layer 340 is formed by depositing PZT on the lower electrode layer 320 and the insulating structure 300 by an organic metal chemical vapor deposition (MOCVD) process. In forming the ferroelectric layer 340, the reaction chamber in which the substrate 200 is accommodated is maintained at a temperature of about 350 to 650 ° C. and a pressure of about 1 to 10 Torr.

이어서, 강유전체층(340) 상에 실질적으로 균일한 두께를 갖는 상부 전극층 (350)을 형성한다. 상기 상부 전극은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.Subsequently, an upper electrode layer 350 having a substantially uniform thickness is formed on the ferroelectric layer 340. The upper electrode is iridium, platinum, ruthenium, palladium, gold, platinum-manganese alloy, iridium-ruthenium alloy, iridium oxide, strontium ruthenium oxide (SRO), strontium titanium oxide (STO), lanthanum nickel oxide (LNO) or calcium ruthenium It is formed using an oxide (CRO) or the like.

이어서, 강유전체층(340) 및 상부 전극층(350)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(350) 및 강유전체층(340)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 진행된다.Subsequently, the ferroelectric layer 340 and the upper electrode layer 350 are heat treated by a rapid heat treatment process (RTP) under an oxygen gas, nitrogen gas, or a mixed gas atmosphere to form the upper electrode layer 350 and the ferroelectric layer 340. Crystallize them. The rapid heat treatment process is performed for about 30 seconds to 3 minutes at a temperature of about 500 ~ 650 ℃.

도 9는 식각 마스크, 상부 전극 및 강유전체 패턴을 형성하는 방법을 설명하기 위한 단면도이다9 is a cross-sectional view illustrating a method of forming an etching mask, an upper electrode, and a ferroelectric pattern.

도 9를 참조하면, 상부 전극층(350) 상에 식각 마스크(360)를 형성한다. 구체적으로 상기 식각 마스크(360)는 상기 상부 전극층(350) 상에 형성되고, 상기 상부 전극층(350)을 상부 전극(355)으로, 강유전체층을 강유전체 패턴(345)으로 분리하기 위해 적용된다.Referring to FIG. 9, an etching mask 360 is formed on the upper electrode layer 350. Specifically, the etching mask 360 is formed on the upper electrode layer 350, and is applied to separate the upper electrode layer 350 into the upper electrode 355 and the ferroelectric layer into the ferroelectric pattern 345.

본 발명의 일 실시예에 따른 상기 식각 마스크(360)는 포토레지스트 패턴으로 이루어진 식각 마스크이다. 상기 식각 마스크는 포토레지스트막을 형성한 후 상기 포토레지스트막에 사진 식각공정을 수행하여 형성된다.The etching mask 360 according to an embodiment of the present invention is an etching mask made of a photoresist pattern. The etching mask is formed by forming a photoresist film and then performing a photolithography process on the photoresist film.

본 발명의 따른 다른 실시예에 따르면, 상기 식각 마스크(360) 하부에 보호막 패턴(362)이 더 개재될 수 있다. 상기 보호막 패턴의 형성방법을 설명하면, 전극층 상에 실질적으로 동일한 두께를 갖는 보호막을 형성한 후 상기 보호막 상에 포토레지스트막을 형성한다. 여기서, 상기 보호막은 실리콘 산화막 또는 실리콘 실화막인 것이 바람직하다. 이어서, 상기 포토레지스트막에 사진 식각공정을 수행하여 식각 마스크인 포토레지스트 패턴을 형성한 후 상기 식각 마스크에 노출된 보호막을 식각한다. 그 결과 식각 마스크와 상부 전극층 사이에는 보호막 패턴(362)이 형성된다. 상기 보호막 패턴(362)은 이후 화학적 기계연마 공정시 상부 전극 및 강유전체 층의 손상을 방지하는 역할을 한다.According to another exemplary embodiment of the present invention, a passivation pattern 362 may be further interposed below the etching mask 360. Referring to the method of forming the protective film pattern, after forming a protective film having a substantially the same thickness on the electrode layer, a photoresist film is formed on the protective film. Here, the protective film is preferably a silicon oxide film or a silicon misfire film. Subsequently, the photoresist is formed on the photoresist layer to form a photoresist pattern as an etch mask, and then the protective layer exposed to the etch mask is etched. As a result, a passivation pattern 362 is formed between the etching mask and the upper electrode layer. The protective layer pattern 362 serves to prevent damage to the upper electrode and the ferroelectric layer during the chemical mechanical polishing process.

이어서, 상기 식각 마스크(360)에 노출된 상부 전극층(350) 및 강유전체층(340)을 순차적으로 식각함으로써 강유전체 패턴(345) 및 하부 전극(355)들이 형성된다. 그 결과 하부 전극(320), 강유전체 패턴(345) 및 상부 전극(355)을 포함하는 강유전체 커패시터가 완성된다.Next, the ferroelectric pattern 345 and the lower electrode 355 are formed by sequentially etching the upper electrode layer 350 and the ferroelectric layer 340 exposed to the etching mask 360. As a result, a ferroelectric capacitor including the lower electrode 320, the ferroelectric pattern 345, and the upper electrode 355 is completed.

도 10은 상부 절연막 및 상부 배선을 형성하는 방법을 설명하기 위한 단면도이다.10 is a cross-sectional view illustrating a method of forming an upper insulating film and an upper wiring.

도 10을 참조하면, 강유전체 커패시터를 형성한 후 상기 식각 마스크를 제거한다. 이어서, 상기 결과물을 덮는 상부 절연막을 형성한다. 상기 상부 절연막은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.Referring to FIG. 10, the etch mask is removed after forming a ferroelectric capacitor. Subsequently, an upper insulating film covering the resultant is formed. The upper insulating film is formed of BPSG, PSG, SOG, PE-TEOS, USG or HDP-CVD oxide.

이어서, 상기 상부 절연막을 상기 상부 전극(355)의 표면을 노출될 때까지 에치백 공정 또는 화학적 기계연마 공정을 수행한다. 그 결과 상기 강유전체 커패시터 사이에 존재하고, 각각의 강유전체 커패시터의 상부 전극들을 절연시키는 상부 절연막 패턴(370)이 형성된다.Subsequently, the upper insulating film is subjected to an etch back process or a chemical mechanical polishing process until the surface of the upper electrode 355 is exposed. As a result, an upper insulating layer pattern 370 is formed between the ferroelectric capacitors and insulates the upper electrodes of each ferroelectric capacitor.

상기와 같은 방법으로 형성된 강유전체 커패시터는 실린더 형상을 3차원 적 인 구조를 가지고 있을 뿐만 아니라 보호막 패턴(362)이 추가적으로 개재되어 있어 상기 상부 절연막 패턴(370)을 형성하기 위한 화학적 기계연마 공정을 수행할 때 강유전체 패턴(345)을 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴(345)이 노출되어 손상되는 문제점이 초래되지 않는다.The ferroelectric capacitor formed by the above method not only has a three-dimensional structure of a cylindrical shape, but also has a protective film pattern 362 interposed therebetween to perform a chemical mechanical polishing process for forming the upper insulating film pattern 370. When the ferroelectric pattern 345 can be prevented without damage. That is, the ferroelectric capacitor adjacent to the ferry region does not cause a problem in that the ferroelectric pattern 345 is exposed and damaged when the chemical mechanical polishing process for forming the upper insulating layer pattern occurs even if a step occurs in the cell region and the ferry region. .

도 10을 참조하면, 강유전체 커패시터를 절연시키는 상부 절연막 패턴(370) 상에 상기 강유전체 커패시터에 포함된 상부 전극(355)에 접촉되는 상부 금속 배선(380)을 형성하여 FRAM 장치와 같은 반도체 메모리 장치를 완성한다.Referring to FIG. 10, a semiconductor memory device, such as an FRAM device, may be formed by forming an upper metal wiring 380 on the upper insulating layer pattern 370 that insulates the ferroelectric capacitor, which is in contact with the upper electrode 355 included in the ferroelectric capacitor. Complete

본 발명에 따른 강유전체 커패시터는 실린더 형상의 3차원 적인 구조를 가지고 있을 뿐만 아니라 보호막 패턴이 추가적으로 개재되어 있어 상기 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정시 강유전체 패턴의 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴이 노출되어 손상되는 문제점이 초래되지 않는다. The ferroelectric capacitor according to the present invention not only has a three-dimensional structure of a cylindrical shape, but additionally includes a protective film pattern, thereby preventing damage to the ferroelectric pattern during the chemical mechanical polishing process for forming the upper insulating film pattern. . That is, the ferroelectric capacitor adjacent to the ferry region does not cause a problem in that the ferroelectric pattern is exposed and damaged when the chemical mechanical polishing process for forming the upper insulating layer pattern is performed even if a step occurs in the cell region and the ferry region.

따라서, 강유전체 패턴으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.Therefore, since leakage current can be prevented from being generated from the ferroelectric pattern, the electrical characteristics of the ferroelectric capacitor can be improved. In addition, the reliability of a semiconductor device such as an FRAM device including the ferroelectric capacitor can be sufficiently secured.

상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the foregoing description, it has been described with reference to preferred embodiments of the present invention, but those skilled in the art can variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that it can be changed.

Claims (6)

기판 상에 하부 구조물을 형성하는 단계;Forming a substructure on the substrate; 상기 하부 구조물 상에 절연 구조물을 형성하는 단계;Forming an insulating structure on the lower structure; 상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성하는 단계;Forming a pad penetrating the insulating structure to contact the lower structure; 상기 절연 구조물 및 상기 패드 상에 형성되고, 상기 패드와 전기적으로 연결되는 적어도 하나의 실린더 형상을 갖는 하부 전극을 형성하는 단계; Forming a lower electrode formed on the insulating structure and the pad and having at least one cylindrical shape electrically connected to the pad; 상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층을 형성하는 단계;Forming a ferroelectric layer having a substantially uniform thickness on the insulating structure and the lower electrode; 상기 강유전체증 상이 실질적으로 균일한 두께를 갖는 상부 전극층을 형성하는 단계;Forming an upper electrode layer having the ferroelectric symptom having a substantially uniform thickness; 상기 상부 전극층 상에 식각 마스크를 형성하는 단계;Forming an etching mask on the upper electrode layer; 상기 식각 마스크에 노출된 상기 상부 전극층 및 강유전체층을 식각하여 상기 상부 전극 및 강유전체 패턴을 형성하는 단계;Etching the upper electrode layer and the ferroelectric layer exposed to the etching mask to form the upper electrode and the ferroelectric pattern; 상기 결과물을 덮는 절연막을 형성하는 단계; 및 Forming an insulating film covering the resultant product; And 상기 절연막의 상부에 화학적 기계연마 공정을 수행하여 상기 상부 전극의 표면을 노출시키고, 상기 상부 전극을 절연시키는 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.And performing a chemical mechanical polishing process on the insulating film to expose the surface of the upper electrode and to form an insulating film pattern to insulate the upper electrode. . 제1항에 있어서, 상기 하부 전극을 형성하는 단계는,The method of claim 1, wherein the forming of the lower electrode comprises: 상기 절연 구조물 및 상기 패드 상에 개구를 갖는 몰드막 패턴을 형성하는 단계;Forming a mold layer pattern having openings on the insulating structure and the pad; 상기 개구부 측벽, 저면 및 상기 몰드막 패턴의 표면상에 실리적으로 균일한 두께를 갖는 하부 전극층을 형성하는 단계; Forming a lower electrode layer having a substantially uniform thickness on the opening sidewalls, the bottom surface, and the surface of the mold layer pattern; 상기 개구부가 충분하게 매립되도록 상기 하부 전극층이 형성된 몰드막 패턴 상에 버퍼막을 형성하는 단계;Forming a buffer film on a mold film pattern in which the lower electrode layer is formed so that the opening is sufficiently filled; 상기 몰드막 패턴의 상면이 노출되도록 상기 결과물을 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 버퍼막 패턴을 형성하는 단계; 및 Chemically polishing the resultant to expose the top surface of the mold layer pattern to form a lower electrode and a buffer layer pattern remaining in the lower electrode; And 상기 몰드막 패턴 및 버퍼막 패턴을 제거하는 단계를 포함하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device comprising a ferroelectric capacitor comprising removing the mold layer pattern and the buffer layer pattern. 제1항에 있어서, 상기 패드를 형성하는 단계는,The method of claim 1, wherein the forming of the pad comprises: 상기 절연 구조물에 상기 하부 구조물을 노출시키는 개구를 형성하는 단계; Forming an opening in the insulating structure exposing the underlying structure; 상기 개구을 채우면서 상기 절연 구조물 상에 도전층을 형성하는 단계; 및Forming a conductive layer on the insulating structure while filling the opening; And 상기 도전층을 제거하여 상기 개구를 부분적으로 매립하는 상기 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.And removing the conductive layer to form the pad that partially fills the opening. 제1항에 있어서, 상기 식각 마스크를 형성하기 전에, The method of claim 1, wherein before forming the etching mask, 상기 상부전극층 상에 보호막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a protective film on the upper electrode layer. 제1항에 있어서, 상기 상부 전극을 형성한 후, 상기 식각 마스크를 제거하는 단계를 더 수행하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.The method of claim 1, further comprising removing the etching mask after forming the upper electrode. 제1항에 있어서, 상기 상부 절연막 패턴을 형성한 이후에, The method of claim 1, wherein after forming the upper insulating film pattern, 상기 상부 절연막 패턴 상에 상기 상부 전극과 전기적으로 연결되는 금속 배선을 형성하는 단계를 더 수행하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.And forming a metal wire electrically connected to the upper electrode on the upper insulating layer pattern.
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